PLL 环路收敛问题

PLL 环路收敛问题求助：
我设计的PLL，仿真环路时发现，Vctrl信号会稳定在一个电压基准上进行振荡，并且此电压和锁定频率时的控制电压没有关系。
例如图中所需频率对应的Vctrl应该为0.5V左右，可是环路并不会收敛至该电压，而是自行振荡，并且振荡的中心电压在不同状态下也不确定。请问该现象可能是什么原因导致，已经检查了CP平衡问题，相位域度问题，仍然没有解决。希望大神们给点建议

主要参数贴一下看看

我打算用一个8G的PLL锁定 32GVCO，目前环路8G源采用理想信号。id=100u，二阶LF，C1=100f，C2=10p，R=25K，Kv=700M

你的意思你是用8G做参考频率吗?

而且你确定C1是100f?不是100p?

应该没错，输入频率太高了。

环路不加分频器吗

谢谢，采用的sub sampling phase detector，没有用分频器

他的VCTRL震盪頻率 跟 Loop BW 是否接近呢?

谢谢，振荡频率起来和loop bandwidth没有关系，和PD输出波动频率有关：因为VCO和源的频率不同，PD输出成周期性振荡，不同频率差，振荡周期不同。
书上对PLL分析主要针对相位有扰动的情况，对相位偏差呈现负反馈。
目前电路看起来像是这样：VCO频率高于源，然而此时周期相位却落后，于是环路反而成正反馈Vc上升，当VCO频率更高，相位超前时，Vc降低，回到初始状态，以此往复，使Vc一直振荡。VCO频率低于源时也是这样类似。不知道我的理解哪里有问题，导致电路不正常，谢谢。

你好，也想请问一下，Vc振荡频率要是和环路带宽相似的话，是什么问题，该怎么办考虑呢?

只是想確認一下穩定度是否真的沒問題而已
也可以檢查各個block 操作範圍

参考频率太高有可能cycle-slip从而导致环路不工作

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谢谢，周期滑步我的理解是他经过几个周期后会趋于锁定。 经过你提醒，我感觉电路确实可能像是周期滑步的现象。不过周期滑步会因为频率太高而一直周而复始不能锁定吗?有没有什么改进办法呢?

稳定性问题。你的SSPD gm是多少，SSPD输入的Vpp是多少?

SSPD输入VPP为150mv，gm是看SSPD输入对应CP的电流吗，算了一下 是 8e-5。这个和稳定性的关系怎么考虑呢?谢谢

SSPD是模拟模块，它的参数是输入幅度Vppin和gm，而非Icp。Icp是PFD的参数，因为PFD相当于数字模块（输入是方波信号），所以PFD的参数是输入相位差、输入信号周期、Icp。
而Icp对SSPD来说没有意义。
你要用Vppin和gm去计算phase margin等，而不是Icp。

你试试这个：把SSPD的gm增大200倍
LPF：200fF, 10pF+1kOhm

谢谢指导，看来自己理解的不对，回去重新仿一下。
请问有相关SSPLL环路和相位裕度怎么分析的资料吗?目前还是用ADS的pll design guide来仿的。看来不适用了，多谢了