电荷泵锁相环的相位噪声仿真
PFD/CP/LPF/divIDER 一起仿真，看control voltage 的noise 然后用KVCO转成phase
直接做noise仿真?
好东西，感谢感谢诶！
能够再详细些，谢谢！
我通常是分成四个模块，PFD/CP+LPF+VCO+div，每一个模块都可以用PSS+PNOISE来仿真其输出噪声，然后在ADS中噪声建模,仿真其总的输出相位噪声，然后用MATLAB计算其输出的均方根周期抖动，当然系统级噪声建模你也可以用MATLAB
请问PFD/CP的噪声具体是怎么仿真的，PFD的两个输入信号怎么给，是都给成一样的时钟信号吗?
小编遇到的问题我也很困惑，感觉PLL的整体相位噪声性能没有人去直接仿真的，大部分都是仿真各个模块的噪声指标再通过噪声传递函数计算最终折算到输出相位噪声。师兄说他对PLL的整体做过PSS+PNIOSE的仿真，不过不能收敛。而且整体仿的时候由于存在频率源，好像最后center frequency也不是很好设置。至于PFD+CP的仿真论坛上有人讨论过了，好像是要看CP的电流噪声才比较对。因为CP的电流噪声会影响LPF的输出电压再影响最终的输出相位噪声，我是比较认可这种说法的。因此LPF应该仿输出的电压噪声吧，div是看输出的相位噪声。不过我对PLL整体相噪的仿真也比较困惑，不知道是不是只能仿各个模块的噪声再搭一个行为级的模型去仿真。
http://bbs.eetop.cn/thread-456356-1-1.html
PSS +PNOISE, PFD的两端可以调delay 让它们完全match，这样loop filter的电压不会震荡到rail, PSS可以收敛。直接看control voltage上面有多少noise, 用KVCO换算成相域，加上VCO的噪声就可以得到PLL的noise. 每个模块分开仿真当然也可以，但是传递函数总是有些不准，我只在最初设计的单个模块的时候会大概看一下，但是做总体分析的时候，一般就是“PLL” 一块，VCO一块，这样最直观
我目前是PFD+CP+LPF一块仿真的，按照的是这个网站http://www.ece.utah.edu/~ccharles/ee536/中的文档PhaseNoise.pdf给的方法，仿真结果如图，你觉得这个仿真结果正确吗?
你这样的仿真方法要有一个对应的这样的系统相位噪声模型，你先去系统相位噪声建模，然后去仿真测试系统相位噪声里面需要的局部噪声参数，比如整个系统噪声模型需要两处参数（按照你这种仿真方法）：PFD+CP+LPF和VCO的相位噪声，最后得到总的输出相位噪声，然后转化为抖动，看总体的输出噪声性能怎么样，你才能评判你现在所仿真的PFD+CP+LPF的输出相位噪声的性能结果到底好不好，比如性能好一点的PLL输出时钟抖动在10ps之内
这个里面所说的系统相位噪声建模，具体是指什么?matlab建模?还是其他什么?
hi，LS，我也是采用这种方法仿真，仿真得到的结果也只有-140db左右，请问你这个问题解决了吗?本人菜鸟，求指导！谢谢！
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good ！
请问一下PFD+CP+LPF该如何仿真?LPF输出端是否要加什么东西
在仿pfd+cp+lpf时，我的也是-140左右，我在仿div时总是不收敛，心塞，有木有大神指点下
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