全差分环路的仿真
时间：10-02
整理：3721RD
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最近在做A/D电路中的带开关电容共模反馈的全差分运放，时钟20M，关于环路的稳定性的仿真，有点疑惑希望牛人能指导一下。
我用两种方法去测试环路的增益和带宽：
1.去掉了sc-cmfb电路，用10G电阻采样输出共模点，用VCVS反馈回去。这个是比较传统的测试方法，差分增益约110dB。这个值跟用list文件中的参数手算出来的值很接近。
2. 直接用pss+pstb去测试环路的稳定性。结果就差了一大节，增益只有60dB左右。我的netlist是这样写的：
Vtest (N001 N002) vsource dc=0 type=dc
pss pss fund=20M tstab=2u errpreset=morderate
pstb pstb start=1 stop=1G dec=1000 probe=Vtest errpreset=morderate
我觉得方法2的结果肯定是不可信的。但是我不知道问题出在哪里?请大牛们不吝赐教啊！
我用两种方法去测试环路的增益和带宽：
1.去掉了sc-cmfb电路，用10G电阻采样输出共模点，用VCVS反馈回去。这个是比较传统的测试方法，差分增益约110dB。这个值跟用list文件中的参数手算出来的值很接近。
2. 直接用pss+pstb去测试环路的稳定性。结果就差了一大节，增益只有60dB左右。我的netlist是这样写的：
Vtest (N001 N002) vsource dc=0 type=dc
pss pss fund=20M tstab=2u errpreset=morderate
pstb pstb start=1 stop=1G dec=1000 probe=Vtest errpreset=morderate
我觉得方法2的结果肯定是不可信的。但是我不知道问题出在哪里?请大牛们不吝赐教啊！
你的vtest加在哪里了?给的网表看不出来
学习学习
方法1的电路怎么连的，能简单画出来吗?
方法2也是，能否画出电路连接关系。
2us的时候，你的共模输出稳定了么?
如果sc-cmfb中的电容很大，pss+pstb仿真时，也会影响增益
DENG DA AN
两种方法都详细解释一下，也让大家学习学习。
也可以放到环路里看是否满足系统要求吧，还是要看闭环。
总结全差分环路稳定性的方法：1、传统的VCVS和VDC；2、balun元件仿真；3、PSS+PSTB；4、用cmdmprobe进行STB仿真。
方法3和4有教程么?谢谢！