calibre作lvs不能自动导出schematic netlist

如题，我在用calibre 做lvs时，lvs 界面inputs选项的netlist部分不选择 自动提取schematic netlist，而是自己在cadence CIW ->file->export->cdl手动提取netlist(analog) ,然后导入inputs-> netlist，就可以比较了。
但我就不清楚，为什么，好像cadence的skill设置没有aucdl这项，请问有人遇到过这种问题吗?

好贴啊我也是遇到这种情况啊 ！ 希望哪位高手出来解决一下啊 ！

那是因为calibre有从电路图自动抽取netlist的选项，你仔细看下你的calibre-LVS的netlist选项就知道了（LVS图形界面）

in Inputs menu.
There is a Format section you can select netlist type(spice,verilog.mixed) and choice of "export from schematic view.

为啥不用calibre导出的电路网表尼?

calibre eetop

改用batch mode吧！

怎么使netlist自动导出?

在SETUP下可以设置各自的端口，要是同一目录下电路版图，就设置成一样的socket number