PLL VerilogA 建模 与电路混仿
时间：10-02
整理：3721RD
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学渣我 先用VerilogA搭建了PLL环路中的各模块PFD，CP，Div，VCO，LPF用的是无源器件，并完成锁定，稳定性验证。 然后我用实际的门级PFD替换VerilogA建模的PFD，进行仿真，此时VCO的控制电压震荡了，没法锁定， PFD的 up和down和电荷泵的up和down信号是一致的。 PFD的逻辑输出和VerilogA的逻辑输出是一致的。大神们，求指导！
CP的输出一样吗?挺奇怪的
show us your vtune
Vtune为0.5V 电源电压vdd用的是1V
你好，请问小编在仿真pss和pnoise的时候，有没有遇到hidden state的问题啊?怎么解决的啊?现在仿真噪声的时候遇到难题，新人求指导