PLL后仿真问题，急~~~~~~
因为前期主要致力于降低vco控制电压的毛刺，最后才整体仿真，这个问题的出现直接导致调了2个星期的东西白调了，很打击人！
请大虾多多指教阿
这个问题的出现也让我怀疑PLL的jitter 是否能够反映其性能，到底是该选毛刺大，jitter小的?还是毛刺小，jitter大的?
甚至以后要不要再看jitter?假如不看jitter 看噪声，那么后仿真的噪声如何得到?
（问题可能比较多，希望热心的大虾尽力多帮帮忙，谢谢了！）
前仿的时候有把寄生电阻，bonding电感，沉底阻抗，PAD电容，ESD结构等都考虑进去吗?
非常感谢 xiaowanzi88 大虾及时的回复，我可能没描述的很清楚。jitter变大了，我是用同一个电路的2个版本版图对比的。这2个版图提的网表用hspice仿。这2版是 模块的布局以及模块间的走线不一样，其他地方一模一样，vco控制电压的毛刺小了很多，窄了很多的版本反而比毛刺又大又宽的版本jitter大?这个原理上解释不通啊
让我怀疑，jitter这个指标到底能反映多少东西?
再次感谢xiaowanzi88，呵呵呵，在eetop碰到你这么热心的不太容易
请问所谓的VCO压控毛刺的频率情况如何?如果是VCO的两倍频的话，大一些也无所谓。关键看看低频信号成分。
同意楼上
而且仿真的设置什么的会严重影响仿真结果，跟电路规模和精度都有关系。
chargepump电流改变了吧?或者你的RC改了?
简单降低毛刺，也可能会影响到环路的带宽
用时域的仿真通常没办法反应VCO的噪音，无法用PSS+PNOISE仿真。
所以时域仿真通常只能反应PLL的锁定的行为，类似于step response，看看锁定时间差不多的就行了。
理论上如果电荷泵的mismatch比较好并且电源是比较干净的话，仿真精度越高，jitter越小。
毛刺的频率成分，主要是6MHz（比较频率），24MHz（晶振频率），以及VCO输出频率。其中VCO输出频率的毛刺比较宽。6MHz是CP有点失配，24MHz是一开始输入的走线影响的，这我都能理解。
在jitter比较小的那个版本，这3个频率的毛刺都很大，达到3~4mV，而且VCO输出频率的毛刺还又高又宽。
修改优化了之后，毛刺都降下来了，峰峰值只有1mV左右，并且毛刺都明显很窄 ，可是jitter却大起来了。这让人难以理解~·
另外，楼下有人说仿真的设置，我仿真时 网表后面给的都是一样的，观察jitter 的设置都是完全一样的。
请各位大虾再帮我想想是哪里的问题
十分感谢！
仿真精度，输入信号精度 等等这些设置我都给的完全一样，包括最后观察jitter 的设置
请大虾再帮我想想
每次仿真我都给的一样的设置
郁闷啊
CP的电流 2个版本一样的，RC也一样，只不过另一个版本略微多加了几个电源地电容，然后就是版图的布局不太一样。版图的布局当时之所以改动，就是为了降低VCO控制电压的毛刺，现在毛刺降下来了，jitter 却大了不少。（另：模块内部都是一样的）
你说单降低毛刺，可能会影响到环路的带宽?
求解?
降低毛刺的手法 仅仅是降低一些寄生电容，没有动RC等重要的东西
你测量的什么jitter?用的什么方法呢?
如果是TIE jitter的话，检查一下TIE 周期怎么选取的
你的版图改变引起后仿网表改变，如果变化较大仿真精度发生变化是可能的。
但是你主要要找出控制信号毛刺是不是确实影响性能，有时候不一定的。
学习之中···
不好意思，这么晚才回复
period jitter ，它的PK2PK 和 RMS 都测
就在 cscope里测的
我的设置都给的一样的，包括观测的时间段，理想周期的精确度
不好意思，现在才回复
后来我也意识到了这一点，我觉得可能在减小 vctrl 的毛刺的时候，不小心增大了vco那里引入的噪声。
哎！折腾了快2个月，还是没得出什么确定的结论
怎么测的jitter?直接对PLL的输出波形测量吗?这样只是反应电荷泵失配以及电源噪声引起的jitter。 做的后仿是提取r，c，cc参数?测量出来jitter小的那个是电源到地的cap加得比较多的那个版本吧?
[quote怎么测的jitter?直接对PLL的输出波形测量吗?这样只是反应电荷泵失配以及电源噪声引起的jitter。 做的后仿是提取r，c，cc参数?测量出来jitter小的那个是电源到地的cap加得比较多的那个版本吧?kool 发表于 2011-9-18 14:33 
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大牛来了，非常感谢回复
1、对，hspice仿完后，直接在cscope里测jitter。
2、后仿提取了 R， C， CC
3、电源地cap，在对比的几十个版本中，发现它并不是越多越好。我觉得理论上应该越多越好，但可能在加cap的过程中，周边的什么东西被改变了影响了。
cscope还可以测TIE(accumulate jitter/long term jitter) 吗，可以的话你可以比较一下啊? 或者你做一下眼图比较一下。
period jitter主要是由高频噪声引起的，并不一定噪声的幅度值大，它就大。
你测一下TIE，或者比较一下眼图，这个结果应该是噪声幅度值小的结果好。这个结论我也不是很确定，有空你可以比较一下，看看我的猜测是不是正确。
kankan...
你好，好久没上来看了，多谢大牛的回复！对于TIE，我不是很理解。不过cscope 好像不能测量它。
cscope 上能够测量period jitter 和 cycle to cycle jitter 2种，而点进测量它俩的界面 所选的就是 eye diagram，不知这个与你说的眼图是否是一个
另外，不太理解你说的“period jitter主要是由高频噪声引起的，并不一定噪声的幅度值大，它就大。”
what simulation tool did you use?
Use Hspice.
你是不是通过降低带宽， 导致毛刺降低。 这样虽然降低了loop noise的contribution， 但是VCO本身phase noise被压制的少了。 最后的结果可能jitter更大。 optimum bandwidth has to be selected.
请问小编jitter是怎么仿出来的呢?
依我的理解是这样的，不知对不对：
（1）、整个PLL系统呈现低通特性，而VCO呈现高通特性。同样可以理解为在VCO前面的PFD、CP、LPF呈现出低通特性。
（2）、基于（1）中的结论可以得出当Vctrl的幅值大频率低的时候，VCO对Vctrl中的噪声抑制效果好。相反Vctrl的幅值小频率大的时候，VCO抑制此时Vctrl中所存在的小幅值高频率的噪声所以就会导致你PLL的输出jitter相比高幅值低频率的要大。
（3）、请问小编你的在仿真jitter的时候可否加入电源噪声和输入参考时钟的噪声以及电子器件噪声?
经典，赞一个
路过看看。
路过，赞一个，很深入