仿真运放的输入失调电压？
小于120uV，不同电路不太一样
运放Vos到BG的输出有增益的，一般在10左右
你的意思是MC之后的性能吗? 要做MC吗?
是的，我感觉1mv的精度达不到，或者很难
我仿真一下我做的运放试试，输入差分对PMOS，PMOS衬底与源级短接，可以较小输入失调电压的改变，PMOS过驱动电压尽量小一点，宽长面积尽量大一点，可以减小输入失调，负载管用NMOS电流镜，NMOS的gm值应小于输入差分对的gm从而进一步减小输入失调，中间再加一个共源共栅管可以提高电源电压抑制比。你上面不是说小于120uV吗? 那对于带隙基准来说，需要多大的精度就足够了，毕竟影响带隙基准性能的一般就只是温度系数与运放失调了
这个要看具体要求，1.2VBG，失调30mv-40mv一般是有的，因为还有BJT Corner和R Corner的影响。好的失调可以做到10mv左右。
失调 有几十mV?！没有这么大吧
有的，特殊技术做的也几mv呢，
啊，不会吧，我刚刚随便拿了一个两级运放，接成单位增益负反馈的形式，输入从0~1.2V扫描然后观察输出与输入电压的差值，然后做了MC，process与mismatch分别取了300个点，发现在共模输入范围内这个电压之差最多也就0.5mV左右啊，这个值应该就代表输入失调电压吧，没有你说的几mV甚至几十mV呢，什么情况呢?难道我仿真输入失调方法有问题?
小于120uV,我觉得这个比较符合我的情况，是不是与工艺有关，不同工艺厂提供的失配模型不同，相应匹配精度也就不同?
Process应该没影响，mismatch我们都是用Spice仿，要特殊的model的。我说的几到几十mV是BG输出，一般Opamp的offset是几个mV或者小于1mv。
你们两个说的不是一个问题吧，运放的失调就像你说的，可以很容易做到0.0几个mv，估计他说的是输出带隙电压失调，运放失调表现在带隙输出端变大了很多倍，还有其他原因导致输出电压变化就像他说的，20mv 左右是比较常见的
牛，又学到了点知识
运放的失调跟运放的噪声是不是可以类似呢?
如果可以，那么运放的失调对输出的影响应该没有放大才对啊。
謝謝分享
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好问题
kruija架构是5.
学习了