PLL怎么使用veriloga模型，然后加入噪声的数据，得到整个环路的噪声？

PLL的噪声仿真，我目前知道的是通过仿真器，仿真出各个模块的噪声，然后通过matlab代码，结合噪声传输函数，将所有的噪声叠加到输出，得到相位噪声。听别人说有通过搭建一个veriloga的电路行为及模型，将仿真出的噪声数据作为激励，加到各个模块上，然后通过仿真，得到整体的噪声输出，请问这个方法是怎么做的，非常感谢。

anyone help please?

build the phase domain model of each block( the lpf can use the RC model), simulate each block phase noise and get the data, then run the noise simulation.

原理跟用matlab拟合是一样的吧，我觉得用其中一种就可以了~

你是只考虑器件的热噪声和闪烁噪声吗?
来自电源上的波动考不考虑呢?

要考虑的，在获取每个模块的噪声的时候，电源是带着一起仿真的

每一个模块的噪声是什么形式的数据呢，我看到很多论文中相位噪声的功率谱单位是rad^2/Hz，而spectre导出的单位是dBc/Hz，所以仿真出的各个模块的噪声dBc/Hz单位的噪声怎么采用phase domain的函数进行叠加呢?thanks！