PLL输入频率怎么选取？
时间：10-02
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我想做一个输出是1.5G的，想要大带宽，输入频率怎么选
如果不考虑商用，越高越好
一般是針對PLL jitter最佳化 還有PLL要設計到能在操作頻率lock到 但是你PCB不可能灌很高頻 建議是灌sine wave.
>2pi X bw
输入频率跟jitter有什么关系?怎么折中考虑
那带宽怎么取，跟锁定时间存在什么关系
我做過Fractional-N PLL spread spectrum的sigma delta 數位編碼器 90nm one-cutwork (SATA III spread spectrum clock generator目前是台灣業界performance最好的) 但我還沒做過完整的PLL
PLL输入频率一般是用晶振来做的，频率越大当然晶振就越昂贵，输入频率大了环路带宽才可以做的比较大，否则用连续时间模型去近似PLL系统就不准确了，环路带宽大了，响应速度就快，锁定时间就小了，并且大的环路带宽可以抑制VCO的高频噪声，从而使整个PLL的相位噪声性能提升，那输出抖动当然就小了。带宽也不能太大，要考虑到功耗和面积。
看 PLL bible那本书
书名是什么?
这个好，过
求大神继续讲解