Cadence AMS 仿真遇到error求助（ADC Tran 仿真）

问题如下：做的仿真时ADC静态仿真，用AMS数模混仿，因为输出是数字信号（D）所以加了Veriloga写的理想DAC来获取仿真数据。结果报错了，求大神指点1,2.或者提供更好的仿真方法。万分感谢！

顶一下，求帮忙！

不是提示你了么?DAC_12bit_ideal 单元没找到

有没在HED config里给这个DAC选好veriloga view?

恩，问题就是如何让他找到尼? schematic和function都找到了，可是veriloga找不到，问题就在这里啦。

试试把DAC所在lib： MT304_test加到 HED 上面那个library list, 同时view list里也加上veriloga

感谢！如图，放进去仍然识别不了，现在只能跳过veriloga了，我用了VCVS搭了个DAC（schematic），效果一样，跑起来啦！
就是不知道为何不认veriloga，奇怪！是不是跟Verilogams有关系? 暂时不care它了。

嗯，这就有点奇怪了，HED能找到veriloga view, 理应能compile过。最后只能检查一下veriloga view里module名字是不是DAC_12bit_ideal?有没大小写不对。

把OSS打开啊