低功耗bandgap求教(<1uA)
2.工作温度正常要求（-40 ～ 85）
3.温度系数要求正常（50ppm~100ppm）
4.噪声要求无。
5.电源抑制要求无。
6.OS小于50mV
几个问题请教?
1.在什么工艺下实现的?
2.什么结构合适 ?
3.测试结果怎么样 ?
try it harder and harder
貌似只能用亚阈值的参考电压了
这个没有问题的，0.5uA的都可以做到的，不带运放的结构。只是面积需要较大。1uA可以用带运放的结构没问题的，电路的设计到饱和电流的部分使用较大的倒宽长比，如2u/20u 都有可能的。
所以说电流不是问题，问题是给的面积够不够。
在亚阈值中好实现。
1. 有没有具体流片测试过，仿真结果和测试结果是否相近，在哪种工艺节点下实现?
2. 靠近高温区域是否会有问题? leakage有无影响?
3. OS偏差如何?是否符合foundry mismatch参数?
流片过，< 1uA, 没问题。高温区域也没发现问题，失配嘛，和环路增益有关，应用上不要求太精确也没问题。
If no area (for resistor) and noise limitation, no problem at all
可以請問 Bandgap current <1uA 的設技
用何種technology: 0.6um/0.5um/0.35um/0.25um/0.18um ?
再請問"大約"的area =?
感謝
小编,你的头像是你做的片子啊?厉害
用倒宽长比的管子做，效果怎么样?
看到你说流片过功耗1uA以下的BANDGAP,是管子设在倒宽长下的类型吗?还是亚阈值的基准?
請問 current mirror 低到 0.1ua c會如何?
bandgap如果用 OPA + 2 bjt diode 串電阻方式, 至少要幾串
op_Amp3+ 2 diode 串電阻方式 => 1ua 表示 ,
opa 電流 < 0.5ua
2 個 diode current < 0.5ua , 但是一般 bjt multi 可能是 1:8 .
bipolar diode current =0.25ua ,
0.25u/8 => 會多小
我們碰過 低電流下MOS CURRENT MIRROR 會讓CHIP
動作不良,量產後會有~8% yield loss .
這些都是 simulation 看不到也不是 main die 看到,
會發現某一批 wafer 出問題 , 但是 因為 WAT 完全看不出問題.
这是我觉得比较有价值的提问。不幸的是，我的目标也是要做量产，可惜之前毫无这等经验。
所以不得不提前考虑这些在量产中可能碰到的这样那样的问题。
所以在前面的提问中，希望知道是在何种工艺下的问题，其实是想引出是否经过量产验证的回答。
可惜的是，没有看到我想要的答案。
电路上不会比VDSL AFE麻烦的
实现精准的高电阻也是难点！
比如
实现几M乃至几十M级别的Res也是困难的，面积上也不容许！
有量产，但是精度不是很高！
学习，学习。
1. 有没有具体流片测试过，仿真结果和测试结果是否相近，在哪种工艺节点下实现?
A:流片过，仿真测试几乎一致。0.6um的bcd工艺。
2. 靠近高温区域是否会有问题? leakage有无影响?
A: 没有问题，(leakage<10nA)，希望你对leakage有自己的表述，别张嘴就来，却抓不住要点。
leakage确实会随温度变化，但和W/L 以及VDS很相关，请看器件物理详解。
3. OS偏差如何?是否符合foundry mismatch参数?
A： OS跟匹配尺寸和环路增益相关，我就不多说了。
PS. 自己提出的问题，搞得自己跟专业一样。希望你去掉你的浮躁。不可能我把设计直接贴给你，只能提供你设计的思路。
鄙人流片一次成功率较高，也没有你这般气场。
回复 14# steve_guo_1997
回复 4# TianBian365
1. 有没有具体流片测试过，仿真结果和测试结果是否相近，在哪种工艺节点下实现?
A:流片过，仿真测试几乎一致。0.6um的bcd工艺。
2. 靠近高温区域是否会有问题? leakage有无影响?
A: 没有问题，(leakage<10nA)，希望你对leakage有自己的表述，别张嘴就来，却抓不住要点。
leakage确实会随温度变化，但和W/L 以及VDS很相关，请看器件物理详解。
3. OS偏差如何?是否符合foundry mismatch参数?
A： OS跟匹配尺寸和环路增益相关，我就不多说了。
PS. 自己提出的问题，搞得自己跟专业一样。希望你去掉你的浮躁。不可能我把设计直接贴给你，只能提供你设计的思路。
鄙人流片一次成功率较高，也没有你这般气场。
没有任何问题，但要考虑衬底漏电流。
，大牛，受教了。
除此之外，这种bandgap设计中还有什么要注意的?
请教衬底漏电流是指衬底coupling及其它模块向衬底注入的电流么? 如何在仿真中模拟这种情况的影响，以及版图上如何保护?
如果用vertical PNP管来做bandgap，如果把PNP周围的sub-ring 加的宽一些，是否足够?
很好的帖子 最近也在做这个 不知道结果怎么样 赫赫
用depletion mos+trim
亚阈值操作，并在准备给大地产区
请教假如每一路只有0.1uA，npn的beta=50，高温时beta会变大到大概100多，同时ic 是ptat所以高温125度时可能所需的ib是3nA左右，然而cb结的漏电流此时已经大于3nA，在~10nA量级，这时ib方向反向了，不知道会不会有什么问题?
小编的要求还真是低，不一定要亚阈值，三极管也可以做到的，主要看你面积要求的，亚阈值的话，不保险也不实用，只是功耗低面积小而已。
1. 有没有具体流片测试过，仿真结果和测试结果是否相近，在哪种工艺节点下实现?
流片过，仿真测试几乎一致。0.13um工艺。
2. 靠近高温区域是否会有问题? leakage有无影响?
没有问题。
3. OS偏差如何?是否符合foundry mismatch参数?
测试精度满足5%