如何设计一个性能良好的ring vco？
时间：10-02
整理：3721RD
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最近打算做一个PLL，用于接口电路的时钟发生器，首先想做一个ring vco.
本人电路设计小白一枚，在开始设计之前，有些问题想请教一下各位。
1.我的工艺里面有1.2V的管子和3.3V的管子两种，我该采用哪种管子开始设计?（功耗不是优先考虑的问题，性能优先）
2.关于delay cell,我应该选择单端的还是差分的?
3.如果采用差分结构，理论上来说，就是设计一个放大器。那么我该如何评判这个delay cell（amplifier）的性能，从而保证我的VCO性能良好?比如频率响应，比如输出摆幅，比如充放电电流匹配以及上升（下降）沿的时间，比如零极点?
4.因为这个PLL是用于时钟发生器领域的，在评判VCO输出时钟性能的时候，除了phase noise，我还应该通过哪些仿真来判断VCO的性能是否良好?
5.另外还有一个问题是关于phase noise和jitter的，我们知道在频率轴上对相位噪声积分可以得到一个phase jitter,那么这个phase jitter跟period jitter（rms/peak to peak）以及cycle-to-cycle jitter(rms/peak to peak)之间有什么关系吗?通过仿真我如何能够得到带噪声的jcycle-to-cycle jitter或者period jitter?
最后一个问题还请有了解的亲们多多指导。纠结了好久了，看各种说明文章也没看出来个啥。谢啦！☆⌒(*＾-゜)v
本人电路设计小白一枚，在开始设计之前，有些问题想请教一下各位。
1.我的工艺里面有1.2V的管子和3.3V的管子两种，我该采用哪种管子开始设计?（功耗不是优先考虑的问题，性能优先）
2.关于delay cell,我应该选择单端的还是差分的?
3.如果采用差分结构，理论上来说，就是设计一个放大器。那么我该如何评判这个delay cell（amplifier）的性能，从而保证我的VCO性能良好?比如频率响应，比如输出摆幅，比如充放电电流匹配以及上升（下降）沿的时间，比如零极点?
4.因为这个PLL是用于时钟发生器领域的，在评判VCO输出时钟性能的时候，除了phase noise，我还应该通过哪些仿真来判断VCO的性能是否良好?
5.另外还有一个问题是关于phase noise和jitter的，我们知道在频率轴上对相位噪声积分可以得到一个phase jitter,那么这个phase jitter跟period jitter（rms/peak to peak）以及cycle-to-cycle jitter(rms/peak to peak)之间有什么关系吗?通过仿真我如何能够得到带噪声的jcycle-to-cycle jitter或者period jitter?
最后一个问题还请有了解的亲们多多指导。纠结了好久了，看各种说明文章也没看出来个啥。谢啦！☆⌒(*＾-゜)v
先说说你要达到什么性能吧
500M到1500M。cycle to cycle jitter peak to peak，小于50ps。之前看过一篇论文，输出900M，相噪为-101dBc/100kHz。不知道这个折算成cycle to cycle jitter能有多大。
相噪为-101dBc/100kHz; 这个ring osc如果没有采用最先的那些提到的noise cancellation, 应该比较难达到。
学习一下！