AMS混仿：SPICE网表中怎样实现调用VerilogAMS模块

用Cadence AMS仿真一个数模混合芯片，整个电路为spice网表，现在用VerilogAMS实现了其中一个子电路，打算替换原始的SUBCKT，我是用text mode跑的AMS仿真，替换后报找不到那个模块（该模块的VerilogAMS实现已经编译进来）
请高手指点，3x！

不好意思，问题不是很明白：
仿真环境是什么样?什么仿真器呢?
能跑VerilogAMS的仿真器只有有限的几个的。
Cadence下需要用Hierarchy-Editor建立config，然后用AMS Designer才能跑吧
config配置可以切换任意层次使用的电路文件

3x！ 你说的是用AMSD Virtuoso Use Model,
我现在用的是AMSD Incisive Use Model：irun + AMS Control File

先用AMSD随便搭一个testbench，生成Ocean 文件，看一下Ocean 及相关文件里怎么切换?
瞎想的，不知是否可行?

我觉得直接替换或许可以，但是需要熟悉AMS里面具体怎么调用这些的。
我也不知道。
我遇到这个问题，就是手动替换网表。这样就不会出错。

道理上是这样，但是实际上却不容易实现
比如，一个数模混合的电路，我用AMS跑，没有问题
但是我想用一个spice的网表替换掉其中一个schematic的电路就不好实现
总是说找不到subcircuit，也就是这个spice网表
这个spice网表我就是用config上的source file 改变view加上的~

你不知道是怎么手动替换的呢?

学习中！

那怎么将节点电压保存下来，下次进行仿真了?

继续学习，希望早日脱离小白