请教bandgap量产后部分失效

采用如图所示结构，运放采用p管自偏置，启动电路通过下拉vb1点实现的，再用bandgap输出关闭启动支路，量产后发现有输出到2.8v，给运放加入5%失配也未能从仿真把失效的情况仿出来，请问到底是什么原因导致的?

你VDD多少?
应该不是失配引起的。用示波器看过输出端么?会不会是震荡了?

CP时候正常吗?

Maybe you need a startup circuit?

VDD 3.3v，运放是一级OTA，震荡可能性应该不大， 电压值是输出到比较器用，通过比较器量到2.8v的

问题不在运放。在比较器。2.8V附近形成平衡了，而不是你想要的关断状态。

因为和2.8v比较后翻转了。所以才判定bandgap是2.8v，然后就是上面的为什么bandgap是2.8v了

有出现cp时正常，回来再测不正常的。不过大部分在cp都测出来

做了如图的start up，通过vbg反馈关闭的，仿真时没仿到其他状态

我还以为你用比较器驱动启动电路呢。应该是启动反馈没有完全关断。还有还是建议用示波器观察下是不是震荡了。虽然EA是单极，但是加上输出和启动，是个三级反馈环路。

尝试下用monte carlo仿真transient上电的情况呢?另外Resistor的Layout摆向是不是正确的?

mc跑过没异常，res都试过加10%误差去仿，也没有到2v的

没做测试点，现在也是怀疑start up，但是无法验证了

你bandgap输出正常多少? 启动电路这里，这个NMOS gate接 VBG，肯定能够让drain低到100mV以下么?2.8V输出确实不应该啊。

输出1.2v的，.13的工艺

我觉得应该是下图中的N2没能完全关断，因为MOS管在饱和区的平方率关系，P1和P2的VGS增加没设计的大，而且就我所见一般bandgap startup电路中的倒比管会工作在线性区，这样特性变化会更小点。有时候实际的MOS会比model的工作速度更快的，更可靠的电路结构可以消除这些影响。
建议probe N2的栅极，看是否完全关断。
还有P1 P2这两个倒比管的W是多大，不是用最小线宽吧?什么工艺啊，csmc?

monte carlo能跑transient仿真的吗?

smic，transient用monte的lib。N2的栅用monte跑也是没有高于10mv的，p1 p2确实是用了最小宽度

按他 说的N2应该关断了，不应该启动异常的。
什么工艺呢? OP确认是没有问题的? 你有没有用示波器测量看一下上电启动时这个输出什么样子的，如果可以测试的话?

p1/p2最小宽度不应该有问题的。

把OP的电路也贴上来看看啊。
如果OP的偏置电流来自bandgap本身，那么在启动的时候容易产生大电流，导致OP输入对进入线性区，OP失效后会稳定在一个大电流状态。
测试这个问题的方法是降低VDD，如1.2v 再去启动bandgap，然后再慢慢升高VDD到1.8v，看是否正常。

基本可以认定是启动电路没有关闭所导致的。做个FIB，把启动电路断开，然后电路上电，应该概率性的出1.2V，就能够判断问题了

P1 P2 的w最小值是0.5u吗?
以前也发帖请教过这个问题
http://bbs.eetop.cn/thread-348440-1-1.html
后来发现就算是对精度要求很低的电路，或者注重省面积的芯片，MOS倒比管的W至少取最小值的两倍，对于5V L=0.5u管子来说大概是1um。明明W取最小值就可以节省一半的面积，而且符合rule，但我见过的所有芯片倒比管都不会取最小值。我猜P1 P2的W取最小值有可能令其参数变化范围会超出正常的工艺角

P1p2 W最小没有问题，无非就是不准，但这里不要准，要得是功耗低。

这个很有可能，不知道测供电的电流能不才能测出来。

kankankan看看怎样

试一下。

OP是典型的5管放大，用PMOS做输入，的确有从你这个思路去考虑，不过VDD没办法调低，不知道怎样验证

能量到电流是变大了很多

想再请教一点，这一个问题我怎么在仿真上去保证呢?我就算仿真引入一个阶跃大电流OP最后还是稳定了。
在用自偏置的设计中怎样保证稳定性