Sigma_Delta Modulator加实际时钟后噪底抬高

第一张图是用spectrue中的理想时钟，hspice仿真，并用matlab计算得到的SNR；
第二张图是用晶振产生的时钟替换掉理想时钟，hspice仿真，并用matlab计算得到的SNR。
其他条件一样（稍微变了下采样频率和信号带宽，但过采样率没变，SDM内部电路也没有任何变化），为什么噪底抬高那么多?

自己顶一下，希望大神过来传道授业！急！

建议看看实际时钟和理想时钟的差别，，同时你的信号采样是理想的采样吗。还是用你产生的时钟采样的。

理想时钟和实际时钟的差别主要就是jitter，实际时钟会有jitter。后面的那张图对应的时钟是实际晶振产生的，采样时钟fs用的就是实际时钟！