用verilog-a写的DAC的tran仿真结果随着仿真时间的长短变化？
时间：10-02
整理：3721RD
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大家好： 我用verilog-a写了一个理想的DAC，但是每次当tran仿真设置的时间不一样的时候，其得到的仿真结果差异较大，这是我代码的问题吗?当仿真时间设置得越长，DAC相邻两个状态的转换时间就越长，最后DAC的转换就会出现错误。大家知道这是因为什么吗?
理想，理想嘛，结果应该差不多得，其实这里的上升，下降延时不可能是0的，所以你可以写个1ps或者1fs，试试结果是不是你想要的。
ahdlLib里面都有现成的，在这基础上改改BIT就可以了你试试跟你写的有什么区别
非常感谢！确实是trise和tfall不能设为0，我纠结好久，谢谢你
感谢各位