Cadence中用SpectreVerilog做混合仿真，Verimix设置问题？

虽然没有遇到过这个问题，小编是将schematic每一个verilog模块都进行了设置吗（设置方法mixed-signal——interface elements——instance后点击原件，对应这只input、output电压，信号上升下降沿等），如果是的话，确实不太清楚了

谢谢啦， 好像没问题了，必须一个一个修改吗?之前我都是直接修改Interface element 里面的libraryd的。