1-1/z用verilog a 如何实现？

各位大神：我最近在做TDC，有个模块的传输函数是1-1/z，就是将这一时刻的数值与前一时刻的数值相减，,用verilog-a 的话应该如何实现呢?我查看了相关的书籍，说是要经过一个延时单元，但是我用D触发器后，因为它的输出最大只能为Vdd，但是我前一时刻的数值是超过Vdd的，这样的话。逻辑上就会出现错误，不知道各位大神有没有好的办法。先谢谢各位了。

顶一下

veriloga 的D触发器修改一下，不用logic high和logic low，直接寄存输入电平值，veriloga的输出和vdd没有任何关系的

用verilog AMS 建模。

恩恩，知道了，谢谢你！