流片失败问题
我分析是这样的，本来nmos的bulk是接到低电平的，也就是地上，但是我们做版图的时候把nmos的bulk和s接到一起了，是不是信号就从d直接流到s再流到gnd上了?从而引起的问题呢?请有经验的大神解答。
（lvs&DRC）均已通过，是不是LVS&DRC也检查不出来这种问题呢?
你有才，没有deep nwell 你也敢将nmos 衬底接地?你好好看看工艺书。浪费流片机会！
这个是不是用了deep Nwell的啊，否则为什么LVS检查不出来错，或者在画版图时为了过LVS在这一块另外画了一个衬底。
不知道你的电路啥样，如果电路里面的S是抬起来的没有接到GND的话，那么你的Bulk也应该没有接到GND。
这样的话，版图怎么可能过lvs呢?你们的lvs命令里面，衬底不是soft tie么?
如果lvs里面没有定义衬底soft tie，那只能说你们的设计流程管理问题不小啊。
我们是基本上整个模拟部分是放在一个大的deep nwell中，只有少数几个需要接独立电位的pmos管处将deep nwell 挖了几个洞。
。
这样结构的NMOS的deep nwell需要单独画，还要考虑不同电位的deep nwell之间有时候寄生channel。
那也是不行的
应该不会，不然你怎么通过lvs的，你要通过一些监测点看看问题出在哪里
我看最有才的是你，看看逻辑关系：出现问题，小编分析猜测，你以小编的分析猜测为基础进行2次分析，小编一旦找错方向你对个鸟，小编既没有出图，又没有提deep nwell ，你叫什么！
你够狠 ！
原来的本意是把bulk接地，而信号通路是从d流到s，但现在把s和bulk接到一起，从而信号是从bulk走直接到gnd去了，所以s端的电位为gnd，故信号全部流到gnd中，现在改的话能否把版图中的nmos的bulk和source分开并连接不同的电位，请问这样行不行?
我们用的是0.18um的标准库，里面拿出的pdk的bulk和source没有分开，是连在一起的，我现在能否在版图中把他们分开并且连到各自不同的电位上去，这样改能否成功?但lvs&drc 都没有检查出来，是不是我们的lvs和drc的rule有缺失，如果有的话，怎样改正呢?
谢谢！
小编最好能上个图片，大家才能对点建议
能否把问题讲清楚?
不知道错在什么地方 。没有电路 没有版图文件。
你说接到bulk的s是不是指的输入差分对的bulk?如果是那样的话是不行的，会把偏置管短路掉。另外，请你注意一下语言的逻辑结构。你的电路出了什么问题都没说清楚，你自己在这里瞎分析谁看的懂?
这个问题小编的意思就是就是用的厂家提供的库，厂家提供的库模型是S和B是连接一起的，但电路需要把S和B分开，但是厂家提供的LVS规则都是默认连在一起的，所以需要和厂家沟通，S和B是否可以分开。
foundry不可能提供S和B是连接一起的PDK，否则这个foundry真的就是SB
foundry有时候会提供三端的PDK，bulk默认接地
SB连在一起只能做个反相器，连个与非门都做不出来
lvs 查不出来，也是你设计的问题。该对工艺有个基本的了解。
整个模块有dep nwell，是为了隔离。若你在该电路里面又单独有iso 的nmos，则要拉出整个dep nwell 区域，到外面的世界做！ ：）希望这次流片对你是个教训。时间和成本机会对我设计者太宝贵了