两相非交叠时钟

避免出现不交叠信号控制的开关同时导通的情况

在时钟不交叠时，电路怎么工作的呢

保持原本的状态 (voltage/charge)

求相关资料啊

non overlap 不是 一個 sample另個就 hold嗎?
剛好錯開 ..
否則 你 clock sample 時 會抓錯資料..

挖个坟，感觉两相时钟有少许的交叠似乎也没多大问题，
用“下极板采样”时，与下极板相连的开关会提前断开，没有通路，即使上级板接到了其它点位也不影响采样。
想请教一下一定要设计成完全不交叠吗?
因为最近在做一款运放共享的流水线ADC，增加了一个reset相位，如果几个相位之间一定要设计成完全不交叠的就太复杂了。

有重叠可以吗?

你说的过程不就是非交叠时钟的工作过程吗?如果沿交叠了，就不行了