PLL中三阶环路滤波器第三阶RC如何设计

为了抑制参考杂散，小弟最近要将之前电路中的二阶LPF改为三阶，第三级RC参数一般如何取值呢，看刘深渊老师内个PPT上有一个rule：R3>2Rs,C3<=0.1*Rp，想请教诸位大虾，工程上一般都是如何取值的呢?

赶时间，跪求啊

是普通的ring_vco pll, 不是LC的

ring的没必要三级LPF

展频CLK是不是一般会选用三级?之前项目中做了二阶的，现在测试中展频调制不正常，跟正常项目中的频谱相比，reference杂散比较明显

在ssc 或者fractional pll中最好使用高阶loop filter，但是有时候即使使用高阶filter，也不一定能去处reference spur
这要看系统是怎么样设计的，对reference频率出的抑制是多少，这些要在项目开始的时候就计划好

在仿真上可不可以看到二阶或者三阶对reference spur抑制的差异，我对输出clodk做FFT变换，在频谱两者没有太大变化，三阶的reference spur依然很大，这个是什么原因呢 ?第三极点取得不对 ?

为什么呢?我正想做ring PLL的三阶LPF设计呢，那估计得停下来再多思考了

花花?

所以我说即使用高阶filter，也有可能帮助不大
因为也许在传出特性上，在reference clk频率附近，3阶filter仅仅2阶filter多衰减2,3dB或许更少

ring VCO的带宽比较大，不适合SDM小数分频，如果PI可以。因为带宽很大，所以LPF的两个极点频率很高，滤波效果很差。

有spur要知道是从哪里来的，二阶的LPF就可以做的很好，从来不用三级的，不能太盲目。

dual-chp pll会不会参考杂散就是比单电荷泵PLL大呢?目前改成三阶LPF完全没什么效果让我很郁闷！

应该不会

做三级 其实意义不大

我又来深圳了，啥时候去珠海找你?

dual loop 的一路charge pump电流太小，容易造成很大的mismatch，最终就转化成的DJ也就是spur

基于ring oscillator也可以做fractional-n的 synthesizer，带宽做的小是为了滤除SDM noise，但是浪费了很大面积
24MHz reference clock，把小数pll带宽做到500KHz以上，1MHz左右，size就可以减小非常多，而且可以减小ring osc的noise
这就是在trade off pll noise和SDM noise

1MHz BW，REF24MHz，这样SDM的噪声很多，频率一直在动，phase Jitter几乎就是TVCO/N.

可以通过用multi phase来减小SDM quantization noise或者用noise compensation 来抵消SDM的noise

是的，你是这样做的吗?

是的，以前做过

好多高手啊

那很不错

为什么ring VCO没必要三级LPF?

ADI的工程师写的经验里三阶LPF是主流啊，等我验证下看看，JSSC上近些年也是三阶的不少

ring VCO的带宽比较大，不适合SDM小数分频，如果PI可以。因为带宽很大，所以LPF的两个极点频率很高，滤波效果很差。

The PLL with Ring VCO

杰哥?