Pipeline ADC 10bit/100Mhz 0.13um工艺设计求助

大家好，现在设计一个　Pipeline ADC 10bit/100Mhz 　ＡＤＣ，特向大家请教如下问题。
１，设计Ｓ／Ｈ的时候，放大器的ＤＣgain应该多少合适?　另外，我们主要考虑－３db带宽还是ＵＧＢＷ?他们对设计各有什么样的影响?
２，设计第一个stage时候，要求他的ＤＣgain和ＢＷ各是多少?另外这里的ＢＷ是指的－３db还是０db?　谢谢。
３，各个stage的功耗分布如何，或者是说各级的ＤＣ概念应该取多少，谢谢。他们的ＢＷ是不是应该一样的呀?
４，若我最后两级用Ｆlasｈ　ＡＤＣ,　一般分配多少电流?
５，如何确定Ｓ／Ｈ的setting　time?　以及各个Ｓtage的setting　time　，
多谢大家帮忙相助！

顶一下！

还是先打好基础吧，有兴趣可以先看看berkeley 240或者247，先有些基本概念。

这些都不弄清楚就上10b100M了?
厉害啊
.13流一次要不少钱啊

建议楼猪下载
李福乐\朱臻 \薛亮的论文下来看看,国内的文章,他们写的都很不错！
里面有你想要得东西,,

谢谢
，因为在fab，流片就基本不要钱的，我现在是帮助BOSS打打杂什么的，我们上一版作出来enob只有8.2左右，所以boss让我作这一版的优化。我手上没有什么技术活,，需要向大家学习。

真爽啊，有自己的代工厂

敢问楼猪使用什么测试仪器测试的?国内能测100Ms/s的地方好像不多哦,我现在就忙着测试ADC的收尾工作,

恩，感谢小编啊！学习了好多！

顶一个