模拟锁相环噪声分讨论

本人在做一款应用于PCIE2.0的Ring-PLL，工作频率为2.5GHz和1.25GHz（为兼容PCIE2.0低速模式）。现要对整体电路的噪声进行评估，查阅网上对噪声说法不一。大部分是把锁相环分成了PFD+CP,LPF,VCO,div这四部分。那么PFD+CP是噪声是电流噪声，LPF为电压噪声，VCO及div为相位噪声。现已仿真出了四部分噪声，那么该如何对噪声进行归一化，以得到各模块对输出端的噪声贡献及最后的rms Jitter.

http://bbs.eetop.cn/thread-611669-1-1.html
链接里有
至于jitter也能在网上找到对应代码的，可以计算出来

非常
感谢