VCO TANK的共模设计电路和phase noise
时间：10-02
整理：3721RD
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如下图所示，由于设计高PSRR附属电路的需要，在电感的中心点接一个uF片外电容，但是发现接上后相位噪声下降了4～5个DB。
不是很明白，电容接入的地方不是AC地吗?
为什么有这么大的影响?
有什么方法改进?
嗯，先看看noise summary上哪个分量变多了
noise summary怎么看出其中的门道?
烦请指点
对比一下，加和不加两种情况，那个噪声源的贡献发生明显变化，再进行分析
ddddddddddddddddddd
learning ！
感谢分享！
確定這是正確設計
just sim it ！