PLL当中的ring oscillator phase noise

最近在做ADPLL， 在simulation里，我的ring oscillator做出来后发现phase noise 很大，转换成jitter在4GHz足足有5ps的jitter。我想问的是现在我有的仅仅是ring oscillator，那上面通过对phase noise积分所得到的5ps jitter是不是最终的cycle-to-cycle jitter?还是这个jitter会被PLL过滤些，比5ps少?
我知道peak-to-peak jitter肯定会被PLL过滤一部分，但不知道cycle-to-cycle怎么办?谢谢。

高手出来解答

phase noise 直接积分得到的jitter并不是cy-cy jitter, 而是absolute jitter
通过phase noise 计算cy-to-cy jitter时要将phase noise 进行sin调制，简单来说就是高通滤波，ring oscillator的大部分 相位噪声都会被滤除。
但这样得到的cy-to-cyjitter不一定会小，这取决于你积分的下限。

phase noise 直接积分得到的jitter并不是cycle-to-cycle jitter, 也不是absolute jitter，而是period jitter。
将period jitter对离散时间求导后就是cycle-to-cycle jitter，而不是将phase noise进行什么sin调制，高通滤波。
因为cycle-to-cycle jitter反映了jitter的变化速率，所以它的大小对应于phase noise的高频部分，即受积分频率的上限影响，而不是下限。同时它还取决于你的vco自由震荡的频谱与pll环路增益的乘积的倒数。因为pll环路增益呈低通特性，对phase noise的高频部分基本无滤波作用，所以cycle-to-cycle jitter不会变小很多

正常的，可以滤掉很多。我现在这个只计算VCO有11.5ps，还是LC的。带入环路计算它的贡献只有0.5p，跟你滤波器的带宽有关，带内的很多都被滤掉了

你去补充一下理论知识就知道我说的什么意思了

大神，跪求详细说明一下，

VCO主要是LOOP的高频部分

Ring oscillator 受电源或地的干扰有考虑过吗?是怎么避免影响的

积分出来的是rms jitter
PLL会将振荡器低频噪声滤掉，滤多少看环路带宽多少，应该完全可以比振荡器小

VCO的PN在PLL的输出端表现出高通特性，带内的noise会被滤掉很多。
另外，直接对PN积分出来的，我理解的也是RMS jitter （或者称Phase Jitter）。

JITTER 数据

PLL当中的ring oscillator phase noise