怎么调整layout使得nmos的sca scb scc 等WPE参数变小

没有人有这方面经验么?

对称；不要为了面积用最小的rule。

我刚上传一个这方面的文档，你可以参考下。
http://bbs.eetop.cn/viewthread.php?tid=392624&extra=

不是STI的SA SB参数
WPE的SC SCA SCB SCC 似乎很难调啊

这个知道，但是现在前仿WPE参数默认为零，后仿差蛮多
而WPE的参数在layout上很难改小

谢谢啊
这个前仿默认为零，layout又很难改小了，比较坑人啊

不会吧，28nm制程的pre-simulation的spice model里没有预设这些寄生?不敢想象。

没有WPE的，其它的都有

这么悲催。
那你要怎么办? 拉很大距离，xrc结果里的SAC/SBC/SCC值依旧很大吗?

知道你说的不是sa sb。你想让sca，scb版图后为0，定的目标不是很正确。你为什么一定要让这些参数为0呢?就是因为前仿是0?如果你的电路里这些参数不是0，难道你的电路就无法工作了?给个类比：我们前仿时没有寄生电容，是不是后仿时也一定要让后提取的寄生电容为0?

这几个参数虽然很复杂，但也是有公式可查的，拉大到阱的距离一定会减小其影响，但是拉大到一定程度之后应该效果就不明显了，再就是这参数与四周的距离都有关，有一个地方过近，就是瓶颈。

嗯，试过single的，N多multiple的，guardring的，multiple的稍微小点，其它的相关性不大
只能改design了

那你们是第一次做28制程吗?因为我比较诧异pre-simulation里居然没有预设WPE相关的一些参数...
传说65nm以下WPE&STI对device performance影响很大的。
就当做积累经验了.

谢谢
TT corner是完全没有问题的，现在是under SS/-40C/0.9 power
performance 和 power consumption 的tradeoff 变得有点 critical
root cause 就是几个管子的 SCA 后仿太大了
我们做design的时候寄生电容早是有预估上去的，even一些其它的因素也是在schematic有加的，
SASB参数有经验而且layout可以考量的
SCA/SCB/SCC参数发现是不容易在layout上tune的，而且直接比较难估计
不知道你用的是什么工艺model有提供的具体的SCA 参数与版图参数的计算公式么?
不知道你抽的跟well edge or pick-up的距离关系相关性这么大?
我抽的还是仅跟od有些关系

之前做过一个低速的ADC基本上没问题，
现在在做高速serdes，SS/-40C/lvt corner 有点问题
哈哈，就怕这参数不牢靠，现在电路调整过去了
不能为了这个corner的WPE牺牲掉typcial的一些spec
any potential risk should be avoided

防患于未然

做analog design的就得事无巨细算无遗策啊
不过片子回来经常还是太骨感了

t的文档里有讲过这几个参数的公式，其他一些文章里应该也能找到，甚至直接从提取文件里反推也能推导出来。只是这些公式太复杂，不直观。

嗯，谢谢
可能管子size在那SCA/SCB/SCC都已经有局限了
我看到有个是关于W,l的公式，但是跟extraction的差好多
哈哈，还是喜欢经验主义直接上layout调
现在是担心一点model在这些condition下准不准的问题
不想跑太多corner额

htjjtjatjtyjyjfzky

学习了。

对比过，在layout上，如果od只是刚好覆盖pmos 或者nmos管，那么提取出来的sca比较大，如果，OD覆盖mos超出很多，那么提取出来的sca就很小。

学习了！

前仿和后防搞一致可能吗?