关于PLL的设计，大家是否用cppsim工具

一般是先读书。

大神用过cppsim吗，这个软件帮助大吗

都可以

CPPSIM的学习过程，也是PLL理论的学习过程

我搜论文的时候，感觉VERILOG-AMS和MATLAB是主流，只有一篇讲CPPSIM，这个东西与CADENCE结合不紧密

工具都是来帮助你学习的，是为了验证一些东西，并不能教会你什么，还是要多看书看资料

那我花点时间研究下cppsim，暂时不太想学MATLAB

可是不太想用MATLAB，不知道cppsim容易学不

希望用过的大神来指导指导哈，做过pll的大神也谈谈关于pll的建模吧

其实主要是看自己的喜好了，我个人觉得VerilogA 比较好，因为可以方便和电路一起co-sim

谢谢，我也不想学cppsim和MATLAB，但只用Verilog-AMS建模耗费的时间是不是比较多，而且建模的效果比较粗略?

manual calculation is good enough.

手算的话，那还是需要比较好的基本功和这方面的积累比较深，才能逼近比较合适的环路参数吧?我这样的新人小白借助工具应该是必要吧

cppsim安装之后有很多的 demo，可以从中学到如何搭建用于cppsim的模块；
相比其他，个人感觉 cppsim 最大的好处就是：它能直接把最终输出时钟的 Phasenoise 图给你show出来，其他的软件要想得到这个很难；

准备试一试，我找了一些相关资料，但是有待筛选，如果前辈能提供一点比较关键的资料（文档名字也可以），那就更好了

现在很多现成verilogA 编写的PLL 模块了，比如VCO， CP， PFD都有，很方便仿真PLL的动态特性的。

相位噪声直接拟合就好了，一般来说还是比较准确的！

FN PLL的话就难了吧....

是的，这些都能找到，我现在也是在确定自己的指标，然后再来修改别人的代码

嗯，加油，我们当初也是这样一步步走过来的，做的项目越多，理解也透彻！

只能看看理想的SDM的影响了，如果有noise folding的话肯定不行了，所以做fractional-N PLL 一定得想办法减轻或者克服noise folding的影响，否则PLL的噪声性能会很难看的。

CPPSIM只是MIT教授的个人之作，说服力不强。有时间自然要走matlab 和 ams之路

手算不难的，借助Excel，手算才能更好的理解。

没用过cppsim
pll建模用verilog-A很方便，无论是AC分析的建模还是transient分析的建模，不会有比verilog-A更方便的。verilogA本来就是为模拟电路建模设计的，而且cadence直接支持。在电路设计阶段，还可以将模型和电路交叉验证。
matlab simulink也可用于transient建模，但它不方便与cadence中的schematic集成。如果只是简单看看PLL function而且也不熟悉cadence，可以用matlab。如果要进入实际电路设计，还是推荐直接用verilog-A.

我是小白，过来学习的

关于cppsim for cadence，是不是可以方便的联合仿真?

大神啊！可否有这方面的资料可以学习?