关于锁相环中delta sigma modulator的几个疑问

1.仿真DSM输出频谱时，开始总是有一段下降，然后是20（40/60）dB/dec的上升。这个下降过程是因为什么啊?还有就是那个转折点所对应的频率是因为什么?

2.如何提高delta sigma modulator的噪声表现?是提高输入位宽，还是增加阶数，还是增加输出量化级数?对于MASH结构的DSM来说，是不是其噪声性能基本由阶数确定，其它的修改对于噪声性能的改善基本没有用处?

3.这个问题是在锁相环中通用的，就是如何确定锁相环的环路带宽?不能只是一个笼统的1/10的鉴相频率吧?

低频的仿真不准，仿真时间不够长。

那是自流分量

不知道，留名

我现在只是用simulink仿真，还没有用电路仿真软件。精度问题该如何理解啊?

为什么同样的结构。用simulink仿真和用modelsim仿真代码，结果不一样呢?用simulink实现的时候，可以输出-3到+3。但是代码则只出现-2到三。哪位大牛能给解释下原因?

model sim的仿真代码输出必须和simulink一致，不一致，说明code有问题，一个个数据对比吧

是给的输入不一样。
另外请教一个问题，dither的幅度如何影响输出的量化级数啊?

输入给一致的，才能知道你code是否实现了你的simulink 模型的功能呀
dither，没有具体做过，但是它不应该影响输出的量化级数吧，dither只是使得delta sigma的输出更加离散而已

学习中