veriloga电阻不连续问题

国内foundry……只要是闭环回路的电路就可能仿出很离谱的值，经debug是电压系数造成的，model是用verilog写的，看上去很正常:
v(p,n)<+I(p,n)*rout*(1+ec1*V(p,n)+ec2*V(p,n)*V(p,n))

但是去掉ec1和ec2的乘积项就没有问题。他那么写估计不行。我想自己改到行，还请教有这方面经验的大神

先谢谢啦！

好吧我自己把他解决了就用spectre的语法不用veriloga了