cadence SpectreVerilog 仿真数字部分延时问题

时间：10-02 整理：3721RD 点击：

如上图所示，数字部分代码就是一个简单的反相器，把输入in反向后给out。
但是仿真结果显示从in到out有一个近1ns的延时，这个延时是怎么来的啊?在哪里可以设定?不需要这么大的延时。
是不是每个数字module导入后都会有这么一个延时啊?
求大神解惑啊！

这是对应的电路图