cadence veriloga文本编译及保存 求助
时间：10-02
整理：3721RD
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参照何乐年《模拟集成电路设计与仿真》写了一个verilog，如下图所示，
编辑好了之后不知道怎么来保存与编译 ， 希望大神指导一下 谢谢了
编辑好了之后不知道怎么来保存与编译 ， 希望大神指导一下 谢谢了
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依次输入:q 保存,然后就自动编译了,如果没有错误,就会自动提示生产symbol了
谢谢详细的回复我已经解决该问题了。