cadence仿真时想在电源电压上加一个噪声，看这个噪声最PLL输出相位的影响
时间：10-02
整理：3721RD
点击：
最近做一个项目，电源噪声对PLL输出相位的影响。搭建了一个PLL也锁定了，现在需要在电源加一个噪声，看输出的相位噪声。现在想知道如何加这个噪声才能得到这个最终的相位噪声的曲线?
顶一下小编
就是个白噪声啊，可以用veriloga写个噪声源。
建议参考清华去年发表的一篇论文，好像是数字PLL，电源噪声什么的。
我用verilogA写了一个白噪声，可以PSS+Pnoise分析，现在我想看瞬态Tran仿真下，噪声对内部电流的影响。还有就是不知道你说的那篇清华论文具体题目是什么，还能说的稍微具体一点?谢谢！
如果你只是想粗略的看一下电源一个小扰动对电路的影响，可以用一个脉冲源耦合一个电容，接到电源上