问一个VCO相噪的问题，希望各位大侠不吝赐教
但是，实际仿真中发现，就算是全在电流线性区（从仿真中看到幅度仍然在增大）调整尾电流从小至大，也不一定相噪会单调的变好。
中间有个尾电流的最优值，在这里相噪达到最低点，无论增加还是减少尾电流，相噪都在恶化。
查看noise summary，恶化的相噪全是尾电流管或者是电压基准源的镜像电流管的flicker noise带来的。
不知哪位大侠能解释这个原因?
个人看法：电流大了gm变大，flick noise产生的噪声电流变大，即注入LC Tank的噪声电流变大。
请问楼上的大侠，为什么gm变大会导致flicker noise产生的噪声电流变大?flicker noise只跟晶体管的尺寸有关和频率吧?
自己再顶一个，希望各位高手赐教！
在调整尾电流大小最优的情况下，将电流源管子的L增大，当然W也要相应同比增大，这样F noise会小一些，相位噪声会有所提高。
我就是想知道为什么会有一个尾电流最优这样一个现象。
因为只要在电流限制区，电流增大，幅度必然也增大，计算相位噪声的分母，基波功率也随电流的平方增大。
在分母增大的情况下，为何继续增加电流，相噪反而会变大?
如果是影响gm的话，gm只和尾电流开根号相关，变化率远没有基波功率的变化大
况且，gm只能解释热噪声，而noise summary里面显示前几位贡献的都是flicker noise，如何解释呢?
而且楼上的说得不太准确，改变尾电流除了改变WL，还可以改变Vgs。也就是说，改变尾电流，flicker noise 是可以不变的！
首先呢！ 你要了解何謂電流限制區? 何謂電壓限制區?
這個現象在T. Lee. 的paper上都有說明到，如果只是單從phase noise的式子來看，你的想法是對的，電流越大，輸出的功率也越大，相對的phsae noise就會降低，與其說是降低，應該說是你本身的訊號輸出功率遠大於noise功率，noise是不會因為你的電路放大行為而減小的(noise也是一種訊號，只是是我們不想要的訊號罷了)，為什麼會有一個電流最佳值?！這就跟你的電壓限制區有關聯，何謂電流最佳值，這在paper上面也有提到，好好的思考吧！ 當你想通了，就不會困擾了！
另外，vco的PN的好壞最重要的影響當然是莫過於flicker noise，尤其是尾電流上的filcker noise(當然，其它電晶體上的noise也是很重要)，它又與電晶體的W成反比且是影響低頻帶(就電晶體特性而言)，但它為什麼跟高頻的振盪頻率有關?！這也在許多研究上已經被探討過了！ 有興趣的話可以去研讀^^，所以在設計尾電流時當然是以寬的w為優先考量，如果只是固定w而只調整電流大小的話，這樣的設計並不會達到最佳值的(或許，你已經設計在不好的值上，再怎麼調整當然也好不起來)，當然，增加w有好處也有壞處，在這不加詳談...
如果有問題得話，很願意回答你，不過得先思考看看，這樣對你有幫助的！
如果上面的回答有錯的話，也且各位大大們高抬貴手，別批得太重呀！
学习了，望继续讨论
hajimiri的论文里头，电流增大的前提是尾电流管不能进入线性区，这样如果你增大电流，那么相噪声噪声自然会变小。
但是如果你的尾电流管进入线性去，那么他会直接吧偏置电流源的噪声耦合到你的谐振回路中，或者说你的尾管失去了噪声隔离的作用，那么这个时候你的相噪声自然会恶化，而且即使你增大电流，也没有用。
所以一定不要让你的微电流管进入线性区，
1.不要让你的电流过大，因为过大的电流会让你的尾管在大振幅的情况下进入线性区。
2.要仿一下直流工作点，这个很有用，可以很直观的告诉你你的尾管漏电压是否过低。要把直流工作点调整合适。这样对你访trans是有指导作用的，
3.振荡中心电平不能太低，因为这样向下摆的时候就会让微电流管进入线性区。
我的一些个人看法，仅供参考，希望对你有帮助。！
推荐一本书 abidi的The designer's guide to high-purity oscillators。
里面关于phase noise的分析非常详细。而且实用。
我觉得9楼的观点不太准确。
诚然，尾电流增大的时候，跨导也增大，在一定频率offset下1Hz内功率值也增大（也就是相躁定义里面分子增大）
但是要注意的是，跨导的增大是随尾电流开根号的增大，而基波功率（也就是相躁定义里面分母）的增大是随尾电流平方的增大，也就是说，尾电流管带来的相躁变坏的程度比基波功率增大的程度要小，因此相躁还是应该变小的。
（说明一句，以上分析都是在电流限制区内）
元旦回来发现很多大侠都热心回帖，谢谢！
7楼的说法是正确的，很多paper上也是这样说的。但是我看到的现象是，尾电流的最优化值并不是paper上面说的是电流限制区和电压限制区的交界。通过仿真我看到，尾电流在一直增大的情况下（这些情况我都分别仿过直流和瞬态，保证尾电流管都是在饱和区），相躁是先逐渐变好再逐渐变坏，而这个最优化的值是在电流限制区中的一点。
而我发现，在相躁最好的地方看到的noise summary，对相躁贡献最大的是无源器件，而只要偏离了这个最优化的尾电流，bandgap里面的flicker noise的贡献则最大。
这是我最想不明白的地方。
bandgap里面的噪声是如何等效到尾电流的呢?以及上面的现象该如何解释呢?希望各位能不吝赐教。
可能我的表达有些乱，我再整理一下，希望各位大侠赐教。
1。相躁最好的尾电流的值并不是paper所说的电流限制区与电压限制区的交界处，而是在电流限制区里面的一点?
2。在这个相躁最好的尾电流条件下，测得的噪声贡献最大的是无源器件；而在其他的尾电流下，噪声贡献最大的是bandgap里的flicker noise?bandgap里面噪声是怎么等效到尾电流管的?为什么在某个尾电流（或者说是某段取值）内，bandgap的对总的相躁的贡献可以变得非常小?
3。在电压限制区内，基波功率不变，为什么相躁会变差?
希望各位高手赐教！
太久沒碰所以印象有點久遠，我以我知道的說出來大家參考看看吧！
a.電流限制區:當OSC操作在此區域時，電流的大小與OSC輸出波幅是呈現線性關係，也就是說，當你的電流增加時，OSC的輸出波幅也是呈現變大的現象，所以會像我之前所講的那樣。
b.電壓限制區:以互補式OSC的來說明，當你的電流持續增加時，到一定的程度，此時OSC的波幅會被clip，在paper上這邊是重點之一，所以當你的OSC的電晶體操作在線性區的情況下，電晶體的電流也會有clip現象。而就我的理解，所謂的電壓限制區，指的是當OSC的電流持續增加，直到OSC的波幅開始被clip之後，從這一點之後就稱為電壓限制區。之所以會被clip，你可以從電晶體的線性區操作下的電流公式去思考，當然波幅也會被VDD操作電壓給clip，有興趣的話你可以找Abidi有一篇論文，有講述到OSC的消耗功率與PN之間的關係，對照起來你就會更明了。
1.所以一般在作OSC設計時會往交界處上"一點點"，即略偏電壓限制區作設計，但這並非絕對，這得視你的電路參數及架構作調整。
2.這一點bandgap的問題，不懂你的意思，所以暫時無法跟你回答^^"
3.OSC的PN不能完全單看filcker noise來作決定(當然這一個因素算是最重要的)，還有很多因素造成PN的下降，例如:波型的對稱性也影響PN性能很大，這在Hajimiri的許多paper上已經提出很多，也導出很多數學式子，所以會發生一種現象就是，一開始電流增加PN會變好，當過了最佳值之後會PN會往下掉，這問題就出現在你的輸出波型不再對稱，造成你的PN變差，這一點在paper的後面有講到，單看震盪頻率(主頻)的功率是不夠的，二次諧波、三次諧波?！ 為何要看這些，這也跟OSC的波形有關，為何波型會影到PN?在Hajimiri其他偏paper上都有論證。
太久沒碰了 所以若有錯誤，麻煩各位大大指出。
楼上的解释确实是对的。
我所说的bandgap引入的噪声是，我在不同尾电流的情况下看noise summary。在相躁最好的那个尾电流下，看到的贡献最大的是电感的热噪声，贡献了14％，而bandgap里面的一些镜像电流管的flicker noise，贡献仅仅只有0。5％；相反，在其他的尾电流情况下，bandgap里面的镜像电流管的flicker noise，贡献了20％，而原本贡献最大的电感热噪声贡献非常小。
以上结果我仅仅改变了尾电流值的大小（通过改变尾电流的控制位实现的），而没有改变任何管子的尺寸。
不知能否有哪位大侠解释一下我这个疑问?万分感谢！
另外，pop326您所说的波形对称性的问题，我也知道，就是使得ISF中的C0为0，以减小基频附近的相躁。
但是，在设计中这个理论能否起指导作用呢?我如何知道哪个尾电流所得的波形是最对称的?难道每个都去做一次dft么?
另外，我觉得我的问题应该不是对称性的问题。我曾经也怀疑过，因此跑过几种尾电流下的dft，发现相躁差的时候其他次谐波基本不变，只有4次谐波的幅度明显变大，但是它仍然比基波小了30dB，所以我觉得这应该不是主要原因。
希望跟您继续探讨这个问题！
自己再顶一个，希望大侠赐教
请问小编所说最好的tail current是在什么情况下得到的,另外的PN是在那个offset Frequency下的?
我作过的一些仿真显示在1K左右的时候,由偏置电路的flikernoise引入的噪声居然占了90%,在1M的时候减少到40%左右,我有试过用constant-Gm,以及bandgap做偏置,结果差不多:都是偏置的flikernoise占大部分.从来没有看到过电感的Thermal noise占主要的时候.我用的是018um的工艺,差分电感,Q值大概在12左右.
我的做法是，对尾电流的控制位进行parameter sweep，把所有尾电流对应的PN作了一个对比。因此可以挑出来一个相躁最好的尾电流。以我的经验，最好的尾电流比最差的时候对应的相躁好了十几个dB。
我所说的是10K的时候的相躁，因为一般flicker noise的corner在50k到100k之间，如果看100k处的相躁就基本上不是flicker noise 了。
1M的时候的flicker noise当然比1K的时候好，因为flicker noise本身就和频率成反比嘛。
我用的也是.18rfcmos工艺。我觉得您如果改变一下电流的大小，而不是电流的结构，相躁会得以改善。
我自己也验证过，采用最优化的尾电流大小所得的相躁和用理想电流源镜像过去的相躁是基本一样的。
thanks
LDO is necessary for VCO current bias, that will help
LDO也会引入噪声的，为啥不试试不用尾电流呢
想问下你是什么软件仿真的，noise summary在哪个文件里可以看到呢?
回复
PSS仿真后在ADE界面Results--->rint-->Noise Summary可以看到各个噪声源对总输出噪声的贡献。
其实在你增加tail current的时候，你的harmonics也相应的增加了，那么这些harmonics会直接产生PM或者AM，AM又会通过varactor转化成PM，也就是flicker noise的一种产生机制，那么你的flicker noise增加了，这里就存在一个trade-off了。不知道我说得对不对，轻拍。
能否给一个“現象在T. Lee. 的paper上都有說明到”文章的全名呢，谢谢哈！
与楼上同问...