Cadence virtuoso 6.14如何使用verilog HDL和verilog-A

我最近在做mixed signal设计，我希望能够在cadence virtuoso 6.14里头使用verilog HDL和verilog-A建模，并且这样也方便我一块一块的设计。可是当我写好verilog code之后，我就不知道怎么才能够仿真。不知道谁能够帮帮忙?6.14里头的verilog cellview很怪。谢谢。

IC6.14好像不支持spectreVerilog了，如果我记错了请大家更正我。混合信号仿真需要用AMS Designer了，你可以找找这个方面的范例。到处都是。

那在cadence virtuoso 应该怎么写verilog HDL和verilog-a呢?有没有什么教程?

615至少支持，614不会不支持的

Thanks for letting me know.

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