PLL频率锁定的问题

各位大侠：小弟做了一个20MHz的PLL ,里面采用8分频比的那种，在CSMC流片，结果出来的信号频率锁定在了输入信号的2倍频率上，问题出在哪里了?是和PFD的死区时间有关吗?还是和分频比相关?

圣经里应该有讲到这种假锁问题

环路带宽你设多少

环路带宽大概是2-3KHz,这个和锁定的关系是什么?

出现了假锁，应该是鉴频鉴相器出了问题，输入信号在倍频的时候没有检测出来,我觉得是这样。

是死区时间的问题吗?

不像是！你的是低频时钟，是0.35um工艺?

是PFD吗?好像你的PLL只能鉴相不能鉴频。

用的.5的工艺。

是PFD，用两个DFF做的。

你的片子能测分频后的频率吗?如果可以，先看看分频器是不是工作正常。

建议验证一下PFD，在倍频的时候是不是能检测出来！

looks like you used xor instead of D-FF(flip flop) based PFD

检查ＣＰ～

棒棒的！