matlab 在IC设计中的作用

作用很大，比如做gm/ID的设计。还有比如PLL的系统设计

能稍稍具体点吗，比如PLL的那一部分需要用到matlab。

其实就是系统建模问题，底层模块（比如一个放大器）也许只用hspice就能弄好，可是当你设计一个稍微顶层一点的，比如SD ADC，你怎么确定其中放大器的参数，增益多少合适，带宽多少满足要求，多大的时钟抖动我能接受，，等等一系列的问题，这时需要一种快速的仿真方法，matlab是不错的选择，当然，其他的诸如verilog-A也可以进行系统级的仿真

这才是真正的高人。领教了。十分感谢

你尝试过用verilog-A对SD ADC建模么?我做DCDC环路用verilog-A建模感觉很好用，关键是可以将实际模块带入系统中，验证实际模块哪些非理想因素带来性能和功能问题，而matlab就不能。所以我首选verilog-A。

其实对于SD ADC ，非理想性都可以用matlab建模，当初做那个 CT SD ADC时，积分器的非理想性是用的verilog-A，是比较方便，但是我不知道怎么把时钟抖动带来的影响引入到verilog-A，你知否?

请教verilog-a建模和matlab建模的异同，个人直观感觉matlab应该建模能力更加强大。
小编能否细致的比较一下?谢谢了

应该各有优点，matlab确实强大，但没法带入实际电路。

这个不会。感觉应该也能带入。

Simulink里，用相位造clock，相位里可以加噪声，变成jitter
若是用mfile来写，randn同样可以给相位加高斯分布的noise，变成高斯分布jitter

人家不知道的是如何引入jitter到verilog-A模型里面

看错了！

呵呵，你也做过SD—ADC?还是你CML也建模jitter的影响?

惭愧，皮毛都没学完，也没做过

cadence一直想推他家自己的的AMS流程
工具箱没有matlab那么功能强大
但是胜在可以不停的在model于schematic之间来回替换
而且可以用wreal，事件触发，不用像verilog-a那样进行迭代求解，速度快不少
不过入门门槛感觉比用matlab高不少

ｍａｔｌａｂ可以与ｓｐｅｃｔｒｅ混合仿真。网大把教程的。
有时候这些事情干起来，总觉得不像个模拟工程师，费太多精力在工具的使用上了。但是又没啥办法。
ｖｅｒｉｌｏｇA对系统的描述比较弱，对行为级的描述还可以。matlab很好，很强大，都懂得。

ic设计中许多电路都是有数学的理论基处的，matlab就是用来初步验证这些理论的。
若光是理想的数学理论都不对了，还谈什么后续的电路设计。
而且matlab中还可加入许多电路中可能遇到的非理想因素进行仿真，最后设计电路时
再根据matlab中对各个电路的参数要求来设计可大大结省电路设计的时间。

HAODONGXI,KANKAN

非常长知识啊

谢谢分享

涨姿势

大神，能不能看看你的DCDC的verilog-A的代码啊

大哥，verilogA所谓系统级描述弱是指那方面呢?用行为级器件搭建电路，还不够吗

应该是用verilogA的器件搭建电路吧，cadence自带的verilogA库里器件的就可以

OK OK OK OK OK OK OK OK OK

長知识~感謝！

谢谢分析

谢谢分享

谢谢分享