新手，求教，cadence进行LVS后出现以下结果。

p衬底没有接电位

我想起以前作drc检查时，基本不去管erc的错误……
也不知道这样合不合理……

谢谢，TSMC的，画版图时，已经接了。请问这种错误最可靠的检查方法是什么?是看网表吗?

应该有影响，我这个可能就是因为这样的错误，结果后仿结果偏差太大。

严格按照流程来做，DRC，LVS，不报错，仔细后仿，一般就可以了。

得看具体电路吧，有时候有dnw管子的时候，如果是双电源供电的话衬底很容易接错的，我也是新手，之前碰到过类似的问题。如果单电源供电的话报衬底悬浮应该没事，只要最后拼top有接电位就好了

说是psub浮空，但是检查了很多遍，没发现问题。时间紧急，请问NMOS周围罩一圈OD算是衬底接了低电平吗?

说是psub浮空，但是检查了很多遍，没发现问题。时间紧急，请问NMOS周围罩一圈OD算是衬底接了低电平吗?

说是psub浮空，但是检查了很多遍，没发现问题。时间紧急，请问NMOS周围罩一圈OD算是衬底接了低电平吗?

说是psub浮空，但是检查了很多遍，没发现问题。时间紧急，请问NMOS周围罩一圈OD算是衬底接了低电平吗?

说是psub浮空，但是检查了很多遍，没发现问题。时间紧急，请问NMOS周围罩一圈OD算是衬底接了低电平吗?

謝謝分享

我觉得除了OD还需要CT和M1

谢谢分享