presim與postsim差異

各位好：
我設計一個比較器，希望精度可以達到0.5mV，我在presim時確實可以達到，但postsim就不行，想請問大家是layout的問題?還是?
我使用的是tsmc 90nm製程
這是我的電路圖

layout版本1

layout版本2

模擬結果（藍色大於紅色，正端輸出為邏輯1，另一邊為邏輯0）

錯誤處（clk為1時比較，clk為0時雙端輸出reset到邏輯0）

謝謝各位看完，也先謝謝各位的回答

动态Latch比较器通常对版图寄生电容的失配比较敏感, 可以试试先注释掉后仿真网表中的寄生电容, 如果结果对了就找找是哪里的寄生电容不对称造成的, 比较关键的节点对是(vo1,vo2), (x1,x2), (x3,x4) ,如果找到了需要调整版图的对称性.

謝謝david_reg 大，如果刪掉寄生電容還是不對的話，又是什麼樣的原因呢?那layout要怎麼畫材可以更對秤呢?
謝謝了

如果删掉寄生参数还是不对的话, 可以试试再检查一下后仿网表中的剩下的MOS管参数是否与前仿网表期望的一致, 比如匹配管的S/D面积与周长是否相等, 实在不行就试试把后仿网表中的对称管子一对一对地逐渐替换成前仿网表, 看能不能找到是哪些管子与前仿网表不一致造成的, 然后再针对这些管子分析版图如何调整.

謝謝david_reg 大，那我在試試看好了，謝謝你的回答了，希望問題可以解決

還是做不出來.......還是不知道問題在哪?還是電路設計的問題?