spectreverilog模数混合仿真

spectreverilog进行模数混合仿真，在ADE的output->save all中，select signal to output(save)选项中，选择all或者lvl等选项，仿真结果中，均无法看到数字模块内部的信号，只有数字模块引出来的端口的信号才能看到结果，而且这些引出的端口中，如果跟模拟模块有连接，则会当做模拟信号来显示。
该怎样设置，才能够在仿真的结果中看到数字模块内部的信号呢?

我没试过，如果直接把内部信号设置为输出不能显示吗

内部信号不可能每个都设置为输出啊，而且里面还有多个子模块