用SMIC55nm工艺设计电路比SMIC110nm工艺面积小很多吗？

以前一直用SMIC11工艺设计模拟模块，现在开始转到55nm工艺了，实现相同功能的模块，比如LDO，OSC等，面积会小多少?主要可以从哪些方面来考虑减小面积?我想到如下几个方面：1. 减小管子的长度：电流镜管子的长度可以减小到多少?L=2um?1um?0.5um?如何判断用最小的L，又能满足性能需求?或者用过这个工艺的说说一般L=多少比较合适?
2. 减小POLY电阻的宽度：RPPOSAB的W=2UM, 减小到W=1.5um?1um?0.5um? 例如，基准里面或者LDO里面的比例电阻，你们又是习惯取多少呢?
3. MOM电容及MOS管子电容单位电容更大。
4. 逻辑管采用最小L.
望大家来说说看。

LDO一般还是得用IO厚栅管吧，大小不会差太多

一般来说，allen书上第一章节推导增益最后有一个公式标明和L正比，所以只要L不降，电流镜和运放这些的L还是要通过叠管子的方式得到高增益和高对称性，最后这种模块的面积几乎不会下降（只要电源电压没降低），另外LDO功率管的L可以降低，L降一半，功率管可以降下来不少面积，漏电也上去了

“最后这种模块的面积几乎不会下降（只要电源电压没降低）”能否再详细点说下为什么?还有“另外LDO功率管的L可以降低，L降一半，功率管可以降下来不少面积，漏电也上去了”，为什么漏电也上去了?

当工艺从0.11转到55nm时, 以LDO为例. 如果你采用IO device 作LDO, L基本上无法因为工艺的关系而缩小. 但，LDO 的passing element 的面积还是可以缩小一些的. 因为, contact to poly 的spacing 会随着工艺的进化而缩小的. 一般而言，passing element 面积会因此缩小20%左右，但要看工艺的水平。至于POLY电阻的W , 一般可以采用工艺的最小值乘以3. 如, 55nm, W可以用到0.165um. 但， POLY 电阻最好看design rule 上的规范。因为， POLY的组成是polygram, 当工艺到55nm 以下时，polygram 会发生颗粒大小不够均匀的风险。我个人建议，poly 电阻的W可以用0.2um 就可以。但，POLY底下要铺上diffusion.

这个哥们讲的很详细，另外我的上面回复说错了，是sansen的书上第一章的公式，因为常用内部模拟运放的性能通常不会随着工艺降低，所以反推L不下降，W/L也不变，以此类推，模拟性能模块的面积不会有太大的改变的

纯模拟不会小多少

我印象中转工艺的时候，模拟模块的管子长宽基本先保持不变，然后仿真看性能又没有改变，可能是因为不像小编直接线宽缩小一半这么大改变的原因……

没这么简单！
N和P的 迁移率的变化，输出电阻的变化 先要了解，吃透！

不知道电源电压是不是改了

在接着就根据需求，看哪些可以保留原设计，那些需要做重大调整