延迟电路设计求助

现在在整一个延迟链电路
每一级延迟可调时间大约在20ps左右，利用tsmc013工艺，延迟单元级数大约40级，延迟链输入信号2GHz
现在我用一种比较简单的结构如下图，调整两个偏压来调整延迟时间，但是可调延迟时间总是很小
大约在10ps左右，级联80多级时，又会出现波形被滤除的情况。
工作在这个速度下的延时结构，各位大牛大侠们有什么好的建议么?同事也帮忙评价下该结构能不能做到上述指标呢?
先谢谢啦
，

后面加个耦合电容会延迟大点吧

1. M2, M3 long channel.
2. add MOS cap on VOUT

用倒比管