带隙的运放输入端前仿后仿结果不一样？

反标寄生看看是不是金属走线引入的压降

查多少?带隙这类电路，前后仿应该没什么差别！

或者说可以忽略不计。都是低速电路。

最有可能是运放引入的OS，看看差分对管Vth区别

查出是AD,AS,PD,PS,NRD,NRS,SA,SB,SCA,SCB,SCC这几项参数不一致所致。

输入对管的AD,AS,PD,PS,NRD,NRS,SA,SB,SCA,SCB,SCC这几项参数不一样导致。

多少nm工艺的?
如果是0.18um之前的，前后仿dc应该不会有什么影响；如果是0.13um以后的，注意layout和PDK是否一致?

0.18UM工艺
查出运放输入对管的AS,AS,PD,PS,NRD,NRS,SA,SB,SCA,SCB,SCC不一样导致
换成一样的电路功能就正确了

0.18UM工艺
查出运放输入对管的AS,AS,PD,PS,NRD,NRS,SA,SB,SCA,SCB,SCC不一样导致
换成一样的电路功能就正确了

可能是LOD影响

现在把输入对管的AD,AS,PD,PS,NRD,NRS,SA,SB,SCA,SCB,SCC变成一样，结果就对了。

输入管的AD、AS等是什么东西呢?