怎么仿真PLL系统的环路相位裕度

在cadence下我已经搭好了整个电路级模块的PLL，因为PLL每一个电路模块总会引入环路时延，这个环路时延实际上可以等效为整个系统上新添加的一个额外极点，影响环路稳定性，导致在手算情况下的相位裕度和实际电路真正的有所差别。所以我想知道在真正电路级模块下的环路相位裕度是多少?怎么仿真?用stb在某个点加iprobe可以吗?

pss+pstb?....该要等多久才能锁定啊

pll系统建模从频率模型和时域模型两个维度开始，频率模型是设计环路滤波器的辅助模型，也是测试相位裕度的手段之一

我试过了，感觉仿真结果是错误的，整个PLL电路有太多的结点，根本看不出主极点，感觉只能建模分析相位裕度，求高手解答