spectrVerilog仿真出错
时间：10-02
整理：3721RD
点击：
求助：我在用spectreVerilog进行混合仿真时，出现了以下错误，不知该如何解决，
有没有人遇到过类似的问题，望赐教，非常感谢！
Error！Line is too long - being truncated[Verilog-LTLT]
"saveDefs", 220:
Continuing compilation of source file "testfixture.template"
Error！syntax error[Verilog]
"testfixture.template", 36: endmodule<-
2 errors
有没有人遇到过类似的问题，望赐教，非常感谢！
Error！Line is too long - being truncated[Verilog-LTLT]
"saveDefs", 220:
Continuing compilation of source file "testfixture.template"
Error！syntax error[Verilog]
"testfixture.template", 36: endmodule<-
2 errors
语法错误i