如何设计低电源电压的rail to rail输入比较器？
现在使用常见的一个pmos输入差分对，一个nmos输入差分对，组合起来然后输出的结构。
这样做的话，最低电源电压要高于Vthp+vdsat_p+Vthn+Vdsat_n才能保证两个差分对能够衔接，不出现死区。
可是我的工艺Vthp+Vthn已经有1.7v了，这样我很难把工作电压弄的更低了。
我大大加大差分对的宽长比，使差分对工作在亚阈值区，勉强可以1.6v工作了。
有什么方法可以再继续降低电源电压么?
有没有什么更好的rail to rail输入结构? 没有低阈值mos,没有耗尽型mos，只有标准的nmos和pmos。
工作电压要从很低到5.5v，所以bulk driven这种技术用不了。高电源电压下，bulk driven没法儿用。
又没有clk?
有clk sample就用电容把输入电压存了，再做比较
没有CLK，就是普通的静态比较器。
因为要求输入偏置电流Ioffset=1pA typ,所以有些会带来电流的电阻电平移位电路也用不了。
你现在的问题是用了互补输入,却不能cover VDD/2附近共模输入的case
这个就是我们通常说的，如果VDD<VTN+VTP，那么analog design就会变得非常困难
特别是在输入范围这个地方变得非常小
我觉得你有两个解决方法
一个是让MOS在亚阈值，不知道你是什么工艺，.35的Vt到0.9了?CSMC的0.5也就是0.7~0.8的样子
输入MOS用最小尺寸，VT也会小一些，速度不快的情况下应该问题不大
另一个解决方法就是片内做voltage boost，用charge pump把第一级VDD打上去
里面做个逻辑，判断VDD大于多少以后就不用boost了
用个R-R 反馈的 运放，把rail-to-rail 信号减小到你想要的范围。
他的这个东西要求输入电流1pA，所以一定要高阻输入了
用C-C feedback, 然后用feedback 电阻来稳定DC 偏置
如果信号带宽不是超级低，应该还行
我可以选择的工艺Vthn+Vthp大概SS -40条件下1.7v。并不是任何工艺都可以选择的。我已经使输入Mosfet工作在亚阈值了，这样1.6v可以保证工作。但是再低就很困难了。
不懂。
我这个是比较器，不是运放。
比较器结成负反馈一般是不稳定的，会震荡。而且频率补偿电路很影响比较器的速度。
可以先用一个运放把输入调到比较器可以接受的范围
理解不了你的想法。
不过，运放是不是也要rail to rail输入的?
而且运放的功耗很大速度很慢啊，那样整个比较器电路的超低功耗和高速就实现不了了。
用亚阈值的mosfet有个问题：很大面积的输入mosfet,带来很大的电容，降低了比较器的速度，不能满足spec的要求了。
从此贴学到很多东西
这个对于电压比较器来说是一个伪命题吧。作为一个电压比较器，其实是不需要在rail-to-rail的范围内做到constant gm的，所以怎么会有死区的问题呢?N管打不开，或者不能深度饱和的区间，P管可以工作啊。反过来也一样。还是我没理解这里说的死区是什么问题?
感觉怪怪的，一般rail-to-rail op怎做，comparator就怎做呀~
再接个latch就好了
第一级可以用源极输入的差分对，第二级用共源放大输出。