电压基准电路高频处的电源抑制比比较差怎么办？

如题，设计了一个电压基准电路，在低频处的PSR还不错，可以达到80dB，但在1KHz时就开始衰减，到10KHz时只有20dB。
请问，高频处的电源抑制比比较差一般是什么原因造成的?有什么办法改善吗?

提高误差放大器单位增益带宽，在输出处还可以接低通滤波电路

-20dB@10KHz，这个psrr确实非常差，是用两级运放?error amp用folded cascode会好很多，-40dB@1MHz完全可以做到

小编应该用的是两级运放吧，或者是cascade电流镜。个人建议把运放的带宽增大，这样的代价是低频时的PSRR降低了一些。

小编还可以在输出端挂一个2p的电容，在高频时可以滤波。对提高M级以上的PSRR很有帮助。还有可以介绍你个提高PSRR的方法，就是让运放的输出跟随电源同相位等幅度变化。这样就会使BGR的PMOS电流镜栅极也随电源同相位等幅度变化，最终使镜像管的栅源电压不变（源极就是power supply），从而保证电流稳定不变。这种方法对低频处的PSRR改善较少，对K级与M级的PSRR改善较多。正适合你出现的问题。这需要选择恰当的运放。

谢谢，再问一下，根据高频PSRR较差能判断出是采用的两级运放或cascade吗?这两个结构为什么会造成高频PSRR差?

谢谢了，学习了

seeing

谢谢，学习了

学习了niubility