LVS能过，pex提参时LVS过不了。

一个不大不小的电路，整体的LVS能过，但是整体用calibre提参数的时候提示LVS过不了，report里面把两根线认反了，于是我把报错的部分单独剔除来封成cell，其余部分封成cell,每一个cell的LVS,和提参的LVS均能过，把两个cell连成整体电路后的LVS也能过，但提参时LVS又报错。求大神解答.在线等。对了，虽然PEX报错，但不管错误，直接用其提出来的参数做postsim，结果正常。

求别沉

大神呢?

LVS和PEX的提取规则不太一样导致的吧，用的莫非是国产工艺?可能还不太成熟吧，

我顶！

查查lvs 的 option有什么不一样。比如什么dummy cell 之类的

注意VDD和gnd,我以前也出现过这种情况

你好，我也是改了VDD和GND之后出现这个情况，请问你是怎么解决的呢，谢谢了

是不是有几套电源和地啊?如果是的话，有些要加屏蔽层。还有，可以看一下跑PEX调用的文件里的说明，看一下你的设置对不对，有些是一个调用的关系（PEX文件调用LVS文件），这个需要修改。

看看是什么问题

或许是VDD和GND的情况，在跑LVS的时候，你可能修改了LVS setup中的选项，例如将Connet 中选中了"Connect all nets by name",这是要在PEX的setup中也修改对应项，否则就会报错。

有可能是你的原理图网表中的VCC GND没连通，我也遇到了同样的请款，单独做LVS没问题，做PEX就是不等，然后发现是原理图的GND，VCC没接通，手动加上全局变量就OK了，你可以试一试。

也遇到过这种问题，用 smic065 工艺，Top 级的 LVS 过了，但是 PEX 的 LVS 没过。
解决：子模块中用到的“电源地”在 Top 级要引出 PIN（即便是top级下面内部LDO的输出，也要引出来）。
这可能是PEX rule里对电源地的理解有关。