关于CPPLL cycle slipping现象咨询

刚在学PLL，个人觉得用PFD的CPPLL，既然是鉴频鉴相器，那么在输出频率和参考频率相差很大的时候，PFD是FD的功能，那么控制CP充放电开关的的UP信号就差不多是100%占空比，一直处于充电状态，怎么会出现cycle slipping的现象呢?
请达人指点一二

cycle slipping 和你设计的Fref/BW的比例有关，太大不行太小也不行，一般大于10小于400都是满足要求的，跟你的设计指标有关

发个波形看看