求助关于Verilog-A中的parameter用法

最近在使用Verilog-A，关于Parameter的用法遇到了一些小问题，希望有大神告知~
定义一个parameter的时候，可以加一个范围，比如parametervia_name(-inf,0]
这个范围的作用是什么呢?师兄说是用来限制parameter的值，可是parameter定义的参量难道不是一个常数吗?在之后的语句里难道还可以修改么?
求告知~跪谢了！

当然后来可以改了。

比如我之前定义了parameterA=5;
那在之后的analog模块里还可以进行类似
A=A+1；这种赋值吗