请教高手，版图中bandgap放在Pad旁边或者芯片边缘角落有影响么？
前提是Pad边缘距离实际电路有25uM以上的间距。这样的话bandgao受Pad绑定或者切割应力影响还大么?
pad绑定及芯片切割完后是不是还要退火啊?
大家在版图中摆放bandgap一般遵循什么原则?
bandgap这类核心电路最好摆放在芯片中心，减小各种应力的影响，提高匹配。
如果非要摆在边缘上，考虑是PNP/NPN的bandgap，寄生PNP形成的带隙，封装应力对其影响相对NPN的要小一些。
bandgap的摆放也要考虑距离噪声源（如振荡器）的位置远近吧?
噪声源和应力熟轻孰重啊?
另外边缘切割应力对其的影响有多大啊?
没什么影响，不就是个bandgap，
外面还有IO cell，PAD， seal ring，corner cell, stress relief pattern，应该轮到你的bandgap放
谁会把OSC，ChargePump,clock,这些模块放在 bandgap周围呢?如果说把噪声源放在芯片的中央，这种版图设计是失败的。应力对基准电压的影响大约在10mV~50mV之间，这是我们的实验数据。相比较PNP比NPN抗应力的效果要好很多，可以参考IEEE相关论文，反向饱和电压与应力梯度成比例关系的。当然了，这是对性能要求比较高的时候才考虑的，如果这些不care，那怎么玩都行了。
兄弟这个说法就不敢苟同，现在的芯片noise source都在芯片中央，呵呵
soc chip，难道你让digital core都放四周，正中间挖个空出来给你放bandgap?
似乎还是学校思维，就bandgap 差个十几mV太正常不过了，corner，offset，mismatch都会有影响
也不在乎这么一点stress effect啦
我是做电源管理芯片的，对于电源类芯片设计，不太可能吧OSC这类的噪声源放在芯片中央。
如果你是做PLL，这类需要大面积数字电路的，那必须放在芯片中央。
因为应力造成的十几mV电压，再加上mismatch之类的误差，最坏情况下，上百个mV都很常见。就看spec怎么要求了。目前我们设计的VBG输出精度在+-1%，大面积的on chip Trimming logical,可以实现。
最坏情况下，上百个mV都很常见?这是不是太夸张了?这个上百mV应该主要是不同工艺cornner引起的吧?我现在所有工艺及温度cornner下Vref的偏差范围是+/-15mV
边缘部分应力引起的Voffset最坏能到50mV?这个也很大呀，放在芯片中心的话最坏是多少?
我现在设计的是数模混合电路芯片，打算把OSC及CLOCK放在芯片左上角，但是不可避免的芯片中间附近会有一些反相器、与非门之类的数字电路，所以我打算把bandgap放在芯片左下角（芯片右下角有一个pad），我现在考虑的是应力和衬底噪声熟轻孰重的问题
另外，为了防止绑定应力影响，pad周围是需要用电容之类的包起来么?
如果距离pad 50um距离再画运放之类的版图，还需要包么?
我也是第一次听说应力影响的问题
一般bandgap远离高噪声模块
另外退火是制程一道工序，多用在离子注入后，芯片都切割了，就谈不上什么退火了
呵呵 请教一下
这个10mV~50mV的误差是完全由于应力引起的?还是包含了corner的偏差呀?
你做的应力影响试验是这么做的啊?多谢了
加dummy 及 双隔离环
不建议你放在脚上，你的VBG的spe要求c很高了。放在中轴上，多加一些trimming bit 应该可以搞定。
之前有做过放在PAD边上的，应力影响比较大。CP大概在1.5%，Package回来，FT大概落到3%了。
有一些方法可以减小package stress，如在passivation上加polyamide，
各种设计的Spec差别都是存在的，我们这次设计的修调电路用的signal poly EEPROM,一种最新的on chip trimming器件，占用了较大的面积。但是效果却是很明显的。利用复位管脚封装好以后进行数字修调，保证精度。
即时SOC芯片设计，考虑大规模数字电路存在，bandgap摆放在离PAD较远一点的地方时有好处的，但是PAD拉得越远，面积就越大，这里需要折衷一下。如果靠着PAD太近了，不仅仅是stress的问题了，Latchup都是很常见的。我们有一次发现，PAD在做EMMI时候在发光！很神奇的，呵呵。后来发现时PAD周围寄生bipolar造成了latchup，正好一部分瞬态电流经过PAD充电以后从bonding直接拉出去，最后接地。
signal poly EEPROM 稳定性如何，可以守住吗。守住时长，有测过吗?
single poly EEPROM 可靠性可以保证10年，满足汽车电子要求。符合ACE标准。
signal poly EEPROM 是Fab的IP，还是自己Try出来的device?
我们有Try来过function，但是可靠性没有验证过。
暂时没有在量产产品中使用。
这个当然是IP了，自己去try风险太大。
这个看人品了。代工厂说保证10年，什么根据?直接的实验证据肯定没有。如果是推算，怎么推算的?
我一个同事买了个u盘，2个星期后没了数据，我呢人品好点，3年前的u盘现在插进去只看见几个空目录，啥都没有了。但是我有一块紫外线刷的EPROM倒是创造了14年保持记录，至今仍在服役
这个和IP没有关系，靠的是代工厂的制程的质量保证。IP嘛，只是心理觉得踏实点
nice。
反的AD的一个adc,bandgap就在边上
....然后你发现测出来的variation远大于设计要求，所有matching sensitive的电路都应该尽可能的放在远离chip边缘的地方。加package造成的mismatch可能远大于model提供的参数
应该没有影响，DC偏执而已，你想TI的单片Bandgap芯片不就是直接过的bondingwire
noise source是另外一码事了，只要注重隔离，放在边缘也无所谓，bandgap多个十几毫v的误差还是很致命的吧。很多都是要求5%以内的，高精度就更不行了
十几mV对于1.2V的bandgap 来说才1%，而且这通常不是bandgap variation的主要原因
楼上的哥哥，十几毫伏不是1%吗。
一般都要校正的，封装好再校正就比较准了。至于放到IC的中间，那里一般是数字的领地，走线很不方便啊。放在边上问题也不大。
关于Noise，做好隔离。特别是衬底的跳动影响很大。
我是说在设计的基础上再多出十几毫伏（而且这已经是很小的估计了，取决于封装，如果你用非常简单的封装，可能要翻几倍，而且不易控制）。 我知道bandgap variation在5%左右的精度主要是OTA offset dominant, temp co和corner variation都比较小。 所以感觉对mismatch的控制尤其重要
我是说在设计的基础上再多出十几毫伏（而且这已经是很小的估计了，取决于封装，如果你用非常简单的封装，可能要翻几倍，而且不易控制）。 我知道bandgap variation在5%左右的精度主要是OTA offset dominant, temp co和corner variation都比较小。 所以感觉对mismatch的控制尤其重要
都是高手！学习了！